[发明专利]芯片走线延时内建检测电路和检测方法

说明书

芯片走线延时内建检测电路和检测方法，涉及集成电路技术。本发明的电脑包括下述部分：采样时钟电路，其输出端接与门的第一输入端；脉冲发生电路，其输出端接与门的第二输入端，其脉冲宽度为W；计数器，其输入端接与门的输出端；所述采样时钟电路的时钟周期控制部分包括走线时延部分和固有时延部分，采样时钟电路的时钟周期为T，走线时延部分的时延为X，固有时延部分的时延为T0，满足T＝T0+X。采用本发明技术的芯片可以降低对芯片外部仪表的依赖程度。

技术领域

本发明涉及集成电路技术。

背景技术

芯片内部有比较多的信号需要经过较长距离的路径传输。比较常见的长距离的信号有：芯片全局控制信号；单端、差分的芯片全局时钟；多比特(bit)宽度的数据、地址总线信号等。芯片全局控制信号包括模块使能(Enable，Power up或Power down)信号，复位(Reset)信号等。多bit宽度的数据、地址总线信号，当前常见的bit宽度有8bit、16bit、32bit、64bit、128bit宽度等，用于芯片模块间的数据、地址传递。

芯片内部信号走线延时跟芯片的制造工艺偏差，信号走线长度，信号走线经过的驱动器、开关等电路个数等因素有关。如果对芯片内部信号走线延时的评估不准确，可能造成同一信号在不同模块之间存在较大的延时差，而导致数字逻辑功能时序异常，使得电路功能不符合期望。

现场可编程门阵列(Field-Programmable gate array，简称FPGA)芯片，由于芯片内部是采用分段式布线结构，走线延时难以简单计算得到，所以特别需求能够准确的评估芯片内部信号走线延时。

发明内容

本发明解决所述技术问题采用的技术方案是，芯片走线延时内建检测电路，其特征在于，包括下述部分：

采样时钟电路，其输出端接与门的第一输入端；

脉冲发生电路，其输出端接与门的第二输入端，其脉冲宽度为W；

计数器，其输入端接与门的输出端；

所述采样时钟电路的时钟周期控制部分包括走线时延部分和固有时延部分，采样时钟电路的时钟周期为T，走线时延部分的时延为X，固有时延部分的时延为T0，满足T＝T0+X。

进一步的，所述采样时钟电路为环形振荡器，所述固有时延部分为反相器组。

本发明还提供一种芯片走线延时内建检测方法，其特征在于，包括下述步骤：

1)产生宽度为W的脉冲信号；

2)产生周期为T的采样时钟信号，所述采样时钟信号的周期为走线时延部分的时延与固有时延部分的时延的叠加；

3)利用步骤2)的采样时钟信号对步骤1)的脉冲信号进行采样，并对采样结果计数；

4)通过采样计数计算得到延时时钟信号的周期T；

5)依据T值、走线时延部分的时延、固有时延部分的时延三者的线性关系计算走线时延部分的时延。

例如通过下式计算得到走线时延部分的时延X：

X＝T-T0

T0为固有时延部分的时延。

进一步，所述步骤2)中，采样时钟信号由环形振荡器产生，其周期与走线时延部分的时延构成线性相关。

本发明提供了一种高精度的内建走线延时测试技术，可以用于需要评估走线延时的场合，如FPGA芯片。采用本发明技术的芯片可以降低对芯片外部仪表的依赖程度。

附图说明

图1是实施例1的原理图。

图2是输出信号output与osc频率的对应关系图。