[发明专利]高压集成电路及其制造方法

说明书

公开了一种高压集成电路，包括：衬底；N型埋层，位于所述衬底上；外延层，位于所述衬底和所述N型埋层上；以及位于所述外延层中的高压LDMOS器件，高压岛及CMOS器件，其中，所述高压LDMOS器件，高压岛及CMOS器件之间由深槽隔离结构隔开。本发明中的高压集成电路，采用深槽隔离工艺进行横向隔离，从而减小栅锁效应，缓解感性负载工作时的负压问题。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种用于栅极驱动电路的高压集成电路及其制造方法。

背景技术

BCD(Bipolar-CMOS-DMOS技术)按照业内标准，一般分为高压BCD，高密度BCD，和高功率BCD。其中高压BCD技术我们一般就称为HVIC(高压集成电路)，是指耐压在100V以上的BCD技术，目前广泛应用在AC-DC电源，LED驱动，高压栅驱动(马达驱动)等领域，一般应用要求功率器件的耐压达到500V到800V。

HVIC在高压栅驱动应用时，主要是用来驱动电机，典型的是半桥驱动，芯片中包括低侧驱动电路、高侧驱动电路，其中高侧驱动电路需要通过电平位移技术来实现高侧的浮空驱动。电平位移电路中一般采用LDMOS器件和高压隔离岛来实现，LDMOS的漏端通常需要高压跨线(HVI)到高侧驱动电路，这样就会有高压跨线的问题。为了解决这个问题，目前高压栅驱动主要发展的三代技术，分别是第一代常规结构、第二代自隔离结构、以及第三代Divided-RESURF技术，目前这三种技术在不同的厂家都得到应用。

但是以上三种技术还都是以体硅普通的横向PN结隔离为基础，实际应用中会有较多的可靠性问题。如图2所示，包括PN结隔离的较大栅锁问题，感性负载工作时存在的负压问题以及PN结隔离电容带来的问题等。

发明内容

鉴于上述问题，本发明的目的在于提供一种用于栅极驱动的高压集成电路及其制作方法，采用深槽隔离工艺进行横向隔离，从而减小栅锁效应，缓解感性负载工作时的负压问题。

根据本发明的一方面，提供一种高压集成电路，包括：衬底；N型埋层，位于所述衬底上；外延层，位于所述衬底和所述N型埋层上；以及位于所述外延层中的高压LDMOS器件，高压岛及CMOS器件，其中，所述高压LDMOS器件，高压岛及CMOS器件之间由所述深槽隔离结构隔开。

优选地，所述深槽隔离结构贯穿所述外延层和所述N型埋层，所述深槽隔离结构延伸至所述衬底中。

优选地，所述深槽隔离结构包括介质层和位于所述介质层中的空腔。

优选地，所述深槽隔离结构的深度范围包括10～30um，所述深槽隔离结构的宽度范围包括1.0～3.0um。

优选地，所述深槽隔离结构的深宽比包括5：1～20：1。

优选地，所述深槽隔离结构中的所述空腔的顶部距离所述外延层的表面的距离包括0.5～1.5um。

优选地，还包括P型埋层，位于所述衬底中，并且围绕所述深槽隔离结构的底部。

优选地，所述衬底为P型衬底，所述外延层为P型外延层。

优选地，所述P型外延层的厚度包括5～7um。

优选地，还包括：高压N型阱，位于所述外延层中；多个场氧化层，位于所述外延层和所述高压N型阱中；多个低压N型阱和多个低压P型阱，位于所述外延层和所述高压N型阱中。

优选地，还包括：多个栅极结构，位于所述高压N型阱上。

优选地，所述栅极结构包括栅氧化层和多晶硅层。

优选地，所述多晶硅层的掺杂剂量包括1.0E13～1.0E14/cm²。