[发明专利]制造半导体装置的方法

说明书

本公开提供一种制造半导体装置的方法，包括接收设计布局；对设计布局执行选路以获得选路后布局，选路后布局包括互连结构，互连结构包括第一金属层、第一金属层上的第二金属层、第二金属层上的第三金属层、以及复数功能性通孔；对选路后布局执行光学邻近校正(OPC)操作以获得OPC后布局；以及修改OPC后布局以获得修改后布局。选路后布局的修改包括在第一金属层与第二金层间插入复数第一虚拟通孔，以避免第一金层中相邻的两个金属线之间的水平桥接，以及在第二金属层与第三金属层之间插入复数第二虚拟通孔，以避免对复数第一虚拟通孔的垂直耦接。

技术领域

本公开涉及防止等离子体产生的损伤的方法及结构，特别涉及修改虚拟通孔防止等离子体产生的损伤的方法及结构。

背景技术

集成电路(integrated circuit,IC)工业已经历了快速的成长。在IC发展的过程中，功能密度(functional density,例如：每单位芯片面积的互连装置的数量)通常会增加，而几何尺寸(例如：使用制造工艺所能产生的最小组件(或线路))则会缩小。这种微缩的过程通常会通过提高生产效率及降低相关成本来提供益处。然而，这种微缩亦会伴随着增加导入这些IC的装置在设计和制造上的复杂性，且若要实现这些进步，需要在IC制造方面有着类似的发展。

IC芯片包括互连结构，以互连IC芯片中的各种主动(active)及被动(passive)元件。互连结构包括嵌入在复数金属间介电(intermetallic dielectric,IMD)层中的导线的复数薄层，其中在不同薄层中的导线通过形成在复数IMD层中的每一者的接触通孔(contact via)连接。尽管这些导线及接触通孔(统称为导电图案)满足了互连需求，但它们可能不会均匀分布。非均匀分布的导电图案可包括孤立区域(solated region,或称松散堆积区域)的区域，这些区域可能在化学机械研磨(chemical mechanical polishing,CMP)工艺中被以不同的速率研磨，因而导致碟压(dishing)或磨损(erosion)。虚拟(dummy)通孔(即：非功能性通孔)被插入孤立区域中，以弥补导电图案的不均匀分布。有时候，插入的虚拟通孔(dummy via)有助于形成电性浮接菊炼块(floatingdaisy chain block)，该电性浮接菊炼块会扩装穿过复数IMD层。电荷可能会因为在制造工艺中曝露于等离子体而产生，并累积在电性浮接菊炼块中。随着IC芯片中装置尺寸的缩小，IMD层及层间介电(interlayerdielectric,ILD)层的厚度也会降低。累积的电荷可能会导致厚度降低的IMD或ILD层崩溃(breakdown)。因此，尽管常规集成电路足以满足其预期目的，但它们并非在所有方面都是令人满意的。

发明内容

本公开实施例提供一种制造半导体装置的方法。上述方法包括接收设计布局；对设计布局执行选路以获得选路后布局，选路后布局包括互连结构，互连结构包括第一金属层、第一金属层上的第二金属层、第二金属层上的第三金属层、以及复数功能性通孔；对选路后布局执行光学邻近校正(OPC)操作，以获得OPC后布局，OPC后布局包括复数密集区域及复数孤立区域；决定要插入复数孤立区域的第一数量的标称虚拟通孔；将第一数量的标称虚拟通孔降低到第二数量的标称虚拟通孔；以及基于第二数量的标称虚拟通孔修改OPC后布局，以获得修改后布局。OPC后布局的修改包括在OPC后布局中插入第二数量的标称虚拟通孔。

本公开实施例提供一种制造半导体装置的系统。上述插入虚拟通孔的系统包括计算装置，被配置以执行下列操作：接收设计布局；对设计布局执行选路以获得选路后布局，选路后布局包括互连结构，互连结构包括第一金属层、第一金属层上的第二金属层、第二金属层上的第三金属层、以及复数功能性通孔；对选路后布局执行光学邻近校正(OPC)操作，以获得OPC后布局，OPC后布局包括复数密集区域及复数孤立区域；决定要插入复数孤立区域中的第一数量的标称虚拟通孔；将第一数量的标称虚拟通孔降低到第二数量的标称虚拟通孔；以及基于第二数量的标称虚拟通孔修改OPC后布局，以获得修改后布局。在此实施例中，OPC后布局的修改包括在OPC后布局中插入第二数量的标称虚拟通孔。