[发明专利]包括神经网络处理电路的存储器装置

权利要求书

1.一种存储器装置，包括：

N个单元阵列区域；

计算处理块，在计算模式的计算时段期间通过对输入数据执行网络级操作来生成计算完成数据，所述网络级操作表示在循环中重复M次层级操作的操作，所述层级操作表示从所述N个单元阵列区域并行地加载N条神经网络处理信息并且并行地执行N次神经网络计算的操作；

数据操作块，在输入时段将通过数据传送缓冲器输入的所述输入数据和(M*N)条神经网络处理信息存储在所述N个单元阵列区域中，并且在输出时段通过所述数据传送缓冲器输出所述计算完成数据；以及

操作控制块，响应于通过输入缓冲器输入的命令和地址，控制进入和退出所述输入时段、所述计算时段和所述输出时段，并且控制所述计算处理块和所述数据操作块，其中N和M是等于或大于2的自然数。

2.根据权利要求1所述的存储器装置，

其中在正常模式下，所述数据操作块在写入操作期间将通过所述数据传送缓冲器输入的数据存储在所述N个单元阵列区域中，以及在读取操作期间读取所述N个单元阵列区域中的数据并且通过所述数据传送缓冲器输出所读取的数据，并且

其中所述操作控制块响应于通过所述输入缓冲器输入的命令和地址而控制进入和退出所述正常模式以及控制所述数据操作块。

3.根据权利要求1所述的存储器装置，

其中所述(M*N)条神经网络处理信息包括(M*N)条权重信息和(M*N)条计算信息，并且

其中所述操作控制块在所述输入时段控制所述数据操作块，以将M条权重信息和M条计算信息存储在各个所述N个单元阵列区域中。

4.根据权利要求3所述的存储器装置，其中所述操作控制块响应于通过所述输入缓冲器输入的计算输入命令而进入所述输入时段，并且响应于通过所述输入缓冲器输入的地址，控制所述数据操作块将所述输入数据、所述M条权重信息和所述M条计算信息存储在各个所述N个单元阵列区域中。

5.根据权利要求4所述的存储器装置，其中所述操作控制块响应于通过所述输入缓冲器输入的计算开始命令而退出所述输入时段，然后进入所述计算时段，响应于通过所述输入缓冲器输入的地址而控制所述层级操作和所述网络级操作，并且响应于从所述计算处理块传送的计算完成信号而控制所述数据操作块将所述计算完成数据存储在所述N个单元阵列区域中。

6.根据权利要求5所述的存储器装置，其中所述操作控制块响应于通过所述输入缓冲器输入的计算完成命令而退出所述计算时段，然后进入所述输出时段，响应于通过所述输入缓冲器输入的地址而控制所述数据操作块从所述N个单元阵列区域读取所述计算完成数据，并且通过所述数据传送缓冲器输出所读取的计算完成数据。

7.根据权利要求6所述的存储器装置，其中在进入所述计算时段之后，所述操作控制块重复M次加载操作以对应于所述网络级操作，所述加载操作表示以下操作：控制所述数据操作块从所述N个单元阵列区域并行地读取所述N个单元阵列区域中存储的所述(M*N)条权重信息和所述(M*N)条计算信息之中的N条权重信息和N条计算信息，以对应于所述层级操作，然后将所读取的信息加载到所述计算处理块。

8.根据权利要求7所述的存储器装置，其中所述操作控制块响应于进入所述计算时段而执行第一加载操作，并且分别响应于从所述计算处理块传送的中间完成信号而执行第二加载操作至第M加载操作。

9.根据权利要求8所述的存储器装置，

其中所述输入数据包括N条第一输入数据，并且所述计算完成数据包括N条第一计算完成数据，

其中在进入所述输入时段之后，所述操作控制块控制所述数据操作块将所述N条第一输入数据以一条第一输入数据的方式而存储在各个所述N个单元阵列区域中。