[发明专利]碳化硅结势垒肖特基半导体器件及其制造方法

说明书

本申请涉及半导体器件技术领域，具体而言，涉及一种碳化硅结势垒肖特基半导体器件及其制造方法。碳化硅结势垒肖特基半导体器件包括层叠设置的衬底和外延层，所述外延层上表面设置有源区和位于所述有源区周围的终端区，所述有源区包括若干间隔设置的结势垒区，其中，沿所述有源区的中部至边缘的方向，所述结势垒区的间距逐渐增加。有源区中心的电流密度比有源区边缘区域的电流密度稍低，使得碳化硅结势垒肖特基半导体器件在正向工作时的热分布更均匀，以此达到优化器件热分布的目的，避免热量局部积累导致碳化硅器件性能的退化或可靠性问题。

技术领域

本申请涉及半导体器件技术领域，具体而言，涉及一种碳化硅结势垒肖特基半导体器件及其制造方法。

背景技术

碳化硅（SiC）是第三代宽禁带半导体之一，具有宽带隙、高击穿电场、高热导率、耐高温、耐高压、抗辐射等优异物理特性，所以SiC功率器件非常适合于高温、高电压、高功率等电力电子应用系统，在电动汽车、光伏逆变、轨道交通、风能发电、电机驱动等应用领域具有广阔应用前景。

得益于碳化硅优异的材料特性，相比于硅基功率器件，碳化硅功率器件的芯片面积更小，电流密度更大，故其工作损耗产生的热量更加集中。因此，对碳化硅功率器件而言，优化芯片热分布，尽可能使热量均匀分布，避免热局域积累导致碳化硅器件性能的退化或可靠性问题，显得尤为重要。

发明内容

为了解决碳化硅功率器件热量局域积累导致的碳化硅器件性能的退化或可靠性降低的技术问题，本申请提供了一种碳化硅结势垒肖特基半导体器件及其制造方法。

为了实现上述目的，根据本技术方案的一个方面，本技术方案提供了一种碳化硅结势垒肖特基半导体器件。

根据本申请实施例的碳化硅结势垒肖特基半导体器件，其包括层叠设置的衬底和外延层，所述外延层上表面设置有源区和位于所述有源区周围的终端区，所述有源区包括若干间隔设置的结势垒区，其中，沿所述有源区的中部至边缘的方向，所述结势垒区的间距逐渐增加。

进一步的，沿所述有源区的中部至边缘的方向，所述结势垒区的宽度逐渐增加。

进一步的，所述结势垒区的宽度为2μm，沿所述有源区的中部至边缘的方向，所述结势垒区的间距由1μm逐渐增加到4μm。

进一步的，所述有源区还包括设置在所述外延层上表面的阳极金属层，所述衬底的背面依次设置有欧姆接触金属层和阴极金属层。

进一步的，所述结势垒区为长条形或环形。

进一步的，碳化硅结势垒肖特基半导体器件还包括依次设置在所述外延层上表面的介质钝化层和保护层。

进一步的，所述衬底为N型碳化硅，电阻率为0.01-0.03Ω·㎝，厚度为100μm-180μm。

进一步的，所述阳极金属层包括叠层设置的第一金属层及第二金属层，所述第一金属层可以和N型SiC形成肖特基接触势垒。

为了实现上述目的，根据本技术方案的第二个方面，本技术方案还提供了一种碳化硅结势垒肖特基半导体器件的制造方法，用于制备本申请技术方案提供的上述碳化硅结势垒肖特基半导体器件。

根据本申请实施例的碳化硅结势垒肖特基半导体器件的制造方法，其包括以下步骤：

于一衬底上形成外延层；

向所述外延层注入P型杂质离子并激活，同时形成有源区和终端区的P型离子注入区，有源区的P型离子注入区即为所述势垒区；

在外延层的上表面依次形成阳极金属层、介质钝化层和保护层。

进一步的，在外延层的上表面依次形成阳极金属层、介质钝化层和保护层之后还包括：所述衬底经减薄处理后依次在所述衬底的背面形成欧姆接触金属层和阴极金属层。