[发明专利]一种利用测试裸片进行测试的硅连接层测试电路

说明书

本申请提供了一种利用测试裸片进行测试的硅连接层测试电路，涉及半导体技术领域，在测试裸片内部布设JTAG控制逻辑和边界扫描测试链以形成测试电路，测试裸片与硅连接层表面布设相同排布方式的连接点，使得测试裸片置于载体上与硅连接层表面贴合时即能实现连接点之间的对接，从而可以利用测试裸片内部的测试电路完成对硅连接层内信号通路结构的测试激励传输以及测试结果捕获，可以轻松实现对硅连接层的测试以在装配前对硅连接层进行快速筛选，保证后期可以采用功能正常的硅连接层与裸片组装形成正常的多裸片硅堆叠互连结构，以保证生产良率。

技术领域

本发明涉及半导体技术领域，尤其是一种利用测试裸片进行测试的硅连接层测试电路。

背景技术

FPGA（Field Programmable Gate Array，现场可编程逻辑门阵列）是一种硬件可编程的逻辑器件，除了应用于移动通信、数据中心等领域，还广泛应用于集成电路设计中的原型验证，能够有效验证电路功能的正确性，同时加快电路设计速度。原型验证需要利用FPGA内部的可编程逻辑资源实现电路设计，随着集成电路规模的不断增大及复杂功能的实现，对FPGA的可编程逻辑资源的数量的需求不断提高，后续技术发展和需求的不断增加，FPGA可编程资源数量会成为更大的瓶颈，给该行业发展提出更大的挑战。FPGA规模的增加代表芯片面积不断增大，这样会导致芯片加工难度的提高以及芯片生产良率的降低。

目前也有部分专利提出了通过硅堆叠互连技术（SSI）来进行芯片互连设计的方法，在这过程中需要使用到硅连接层来实现裸片的信号互连，但实际生产中往往出现装配以后发现硅连接层功能异常导致整个FPGA受影响的情况，生产良率难以保证。

发明内容

本发明人针对上述问题及技术需求，提出了一种利用测试裸片进行测试的硅连接层测试电路，硅连接层测试电路包括测试裸片以及待测试的硅连接层；

硅连接层的表面预置有若干个连接点，包括硅连接层输入连接点和硅连接层输出连接点，硅连接层输入连接点和硅连接层输出连接点在硅连接层表面呈阵列结构排布；硅连接层内部布设有连通在硅连接层输入连接点与相应的硅连接层输出连接点之间的信号通路结构；

测试裸片的表面预置有若干个裸片输入连接点和若干个裸片输出连接点，裸片输入连接点和裸片输出连接点在测试裸片表面呈阵列结构排布，测试裸片表面的各个连接点之间的相对排布结构与硅连接层上的各个连接点之间的相对排布结构匹配；

测试裸片内部还布设有JTAG控制逻辑以及若干个边界扫描细胞结构，每个边界扫描细胞结构包括数据输入端、数据输出端、扫描输入端和扫描输出端，每个边界扫描细胞结构分别与测试裸片表面的一个连接点对应，与裸片输入连接点对应的边界扫描细胞结构的数据输入端连接裸片输入连接点，与裸片输出连接点对应的边界扫描细胞结构的数据输出端连接裸片输出连接点；各个边界扫描细胞结构分别通过扫描输入端和扫描输出端与相邻的边界扫描细胞结构相连，使得各个边界扫描细胞结构依次串联形成边界扫描测试链，形成的边界扫描测试链的两端连接至JTAG控制逻辑；

测试裸片布置在载体上且表面的连接点分别与硅连接层表面的连接点贴合，各个裸片输入连接点分别与各个硅连接层输出连接点对接，各个裸片输出连接点分别与各个硅连接层输入连接点对接；测试裸片内部的JTAG控制逻辑通过边界扫描测试链对硅连接层中的连接点进行测试激励传输以及测试结果捕获实现对硅连接层内部信号通路结构的测试。

其进一步的技术方案为，测试裸片内的JTAG控制逻辑将测试激励通过边界扫描测试链传输到与各个裸片输出连接点相连的边界扫描细胞结构从而传输到相应的硅连接层输入连接点，测试激励通过硅连接层内部连接点之间的信号通路结构传送到相应的硅连接层输出连接点并传输到相应的裸片输入连接点连接的边界扫描细胞结构形成测试结果，测试结果通过边界扫描测试链传输到JTAG控制逻辑。

其进一步的技术方案为，硅连接层测试电路包括若干个测试裸片，各个测试裸片均布置在载体上且表面的连接点分别与硅连接层表面相应的连接点贴合，所有测试裸片覆盖硅连接层表面所有连接点；