[发明专利]一种支持高效乘法运算的基本逻辑单元

说明书

本发明公开了一种支持高效乘法运算的基本逻辑单元，涉及可编程逻辑技术领域，该基本逻辑单元内包括查找表和两条加法进位链，通过查找表实现与逻辑产生部分积，第一加法进位链对部分积进行一次求和，第二加法进位链可以对第一加法进位链的求和结果与外部输入的部分积进行二次求和，该基本逻辑单元内部包含两条加法进位链可以实现两次加法运算，在实现乘法运算的部分积压缩时会用到两条加法进位链，有效提高乘法运算效率，无论在面积上还是速度上都具有较大优势，在面积上更少的基本逻辑单元可以实现相同的乘法运算，且两条加法进位链直接相连，距离更近速度更快，可以有效提高部分积加法运算效率，从而实现高效率的乘法运算。

技术领域

本发明涉及可编程逻辑技术领域，尤其是一种支持高效乘法运算的基本逻辑单元。

背景技术

现场可编程门阵列，也成为了FPGA，是一种支持硬件编程的集成电路芯片，可以通过相应的软件开发工具经过代码输入、逻辑综合、映射、布局布线和位流生成，快速地将设计编程下载到FPGA中，节省工程成本和研发时间。同时FPGA作为一种可编程逻辑器件，其支持多次重复编程，只需要重新下载编程即可完成电路的修改，具有开发周期短、成本低、风险小、灵活性大等优点，因此被广泛应用于通信、大数据处理、人工智能以及航空航天等领域，同时也广泛应用于集成电路的原型验证，缩短产品开发时间。

当前主流的可编程逻辑器件内部主要包括可编程逻辑单元(CLB)、数字信号处理(DSP)、存储单元(BRAM)以及一些高速接口、时钟模块和其他IP核。可编程逻辑单元是可编程逻辑器件中最基本也是最核心的单元，是可编程逻辑器件中最主要的模块，它在可编程逻辑器件中按阵列分布，随着器件应用规模的增大，可编程逻辑单元的规模也达到千万门级。因此可编程逻辑单元的设计水平是整个可编程逻辑器件的关键，它的性能决定着整个芯片的性能，比如功能、运算能力、可编程灵活性、布通率、面积、速度以及功耗等。随着人工智能的快速发展，深度学习成为当前的热门研究领域，FPGA由于其可编程性，广泛应用于人工智能领域，如何充分利用FPGA内部的可编程逻辑资源以提高其乘法运算能力具有重要的现实意义。

发明内容

本发明人针对上述问题及技术需求，提出了一种支持高效乘法运算的基本逻辑单元，本发明的技术方案如下：

一种支持高效乘法运算的基本逻辑单元，该基本逻辑单元内部包括部分积产生器、n个一级加法器和n个二级加法器，每个一级加法器分别与一个二级加法器对应，n个一级加法器通过进位输入输出端依次相连形成第一加法进位链，n个二级加法器通过进位输入输出端依次相连形成第二加法进位链，部分积产生器由查找表实现，部分积产生器连接基本逻辑单元的输入端口并根据输入信号实现与逻辑产生若干个部分积；

n个一级加法器的两个加法输入端均连接部分积产生器，每个一级加法器对加法输入端获取到的两个部分积进行一次求和，一级加法器的加法输出端连接对应的二级加法器的一个加法输入端，二级加法器的另一个加法输入端连接基本逻辑单元的输入端口，每个二级加法器对加法输入端获取到的两个部分积进行二次求和；

每个一级加法器的加法输出端及其对应的二级加法器的加法输出端分别连接到一个第一两输入选择器的两个输入端，第一两输入选择器的输出端连接至基本逻辑单元的一个输出端口。

其进一步的技术方案为，每个第一两输入选择器的输出端通过对应的触发器和第二两输入选择器连接至基本逻辑单元的一个输出端口，第一两输入选择器的输出端分别连接至对应的触发器的输入端和第二两输入选择器的一个输入端，触发器的输出端连接第二两输入选择器的另一个输入端，第二两输入选择器的输出端连接至基本逻辑单元的输出端口；

第二两输入选择器选择将第一两输入选择器的输出信号直接输出到基本逻辑单元的输出端口，或者，选择将第一两输入选择器的输出信号经过触发器后寄存输出到基本逻辑单元的输出端口。

其进一步的技术方案为，基本逻辑单元的至少一个输入端口通过触发器直接连接到输出端口。