[发明专利]一种支持高效乘法运算的基本逻辑单元

权利要求书

1.一种支持高效乘法运算的基本逻辑单元，其特征在于，所述基本逻辑单元内部包括部分积产生器、n个一级加法器和n个二级加法器，每个一级加法器分别与一个二级加法器对应，n个一级加法器通过进位输入输出端依次相连形成第一加法进位链，n个二级加法器通过进位输入输出端依次相连形成第二加法进位链，所述部分积产生器由查找表实现，所述部分积产生器连接所述基本逻辑单元的输入端口并根据输入信号实现与逻辑产生若干个部分积；

所述n个一级加法器的两个加法输入端均连接所述部分积产生器，每个所述一级加法器对加法输入端获取到的两个部分积进行一次求和，所述一级加法器的加法输出端连接对应的二级加法器的一个加法输入端，所述二级加法器的另一个加法输入端连接所述基本逻辑单元的输入端口，每个所述二级加法器对加法输入端获取到的两个部分积进行二次求和；

每个所述一级加法器的加法输出端及其对应的二级加法器的加法输出端分别连接到一个第一两输入选择器的两个输入端，所述第一两输入选择器的输出端连接至所述基本逻辑单元的一个输出端口。

2.根据权利要求1所述的基本逻辑单元，其特征在于，

每个所述第一两输入选择器的输出端通过对应的触发器和第二两输入选择器连接至所述基本逻辑单元的一个输出端口，所述第一两输入选择器的输出端分别连接至对应的触发器的输入端和第二两输入选择器的一个输入端，所述触发器的输出端连接所述第二两输入选择器的另一个输入端，所述第二两输入选择器的输出端连接至所述基本逻辑单元的输出端口；

所述第二两输入选择器选择将所述第一两输入选择器的输出信号直接输出到所述基本逻辑单元的输出端口，或者，选择将所述第一两输入选择器的输出信号经过触发器后寄存输出到所述基本逻辑单元的输出端口。

3.根据权利要求1所述的基本逻辑单元，其特征在于，所述基本逻辑单元的至少一个输入端口通过触发器直接连接到输出端口。

4.根据权利要求2所述的基本逻辑单元，其特征在于，所述基本逻辑单元还包括第三两输入选择器，其中一个第一两输入选择器的输出端通过所述第三两输入选择器连接至对应的触发器的输入端和第二两输入选择器的一个输入端，所述第三两输入选择器的一个输入端连接所述第一两输入选择器的输出端、另一个输入端连接所述基本逻辑单元的一个输入端口，所述第三两输入选择器选择直接将所述基本逻辑单元的一个输入端口的信号经过所述触发器寄存输出。

5.根据权利要求4所述的基本逻辑单元，其特征在于，所述基本逻辑单元还包括第四两输入选择器，与所述第三两输入选择器相连的所述基本逻辑单元的输入端口还连接所述第四两输入选择器的一个输入端，与所述第三两输入选择器相连的所述基本逻辑单元的输出端口连接所述第四两输入选择器的另一个输入端，所述第四两输入选择器的输出端连接至对应的部分积产生器提供输入信号；

所述第四两输入选择器选择将所述基本逻辑单元的输入端口的信号直接输入到部分积产生器中或者经过触发器后输入到部分积产生器中。

6.根据权利要求1所述的基本逻辑单元，其特征在于，所述基本逻辑单元还包括连接所述第一加法进位链的输入端的第一进位输入端口以及连接所述第一加法进位链的输出端的第一进位输出端口，还包括连接所述第二加法进位链的输入端的第二进位输入端口以及连接所述第二加法进位链的输出端的第二进位输出端口，所述基本逻辑单元通过所述第一进位输入端口连接上一级基本逻辑单元的第一进位输出端口、通过所述第一进位输出端口连接下一级基本逻辑单元的第一进位输入端口、通过所述第二进位输入端口连接上一级基本逻辑单元的第二进位输出端口、通过所述第二进位输出端口连接下一级基本逻辑单元的第二进位输入端口，所述基本逻辑单元内部的第一加法进位链与其他基本逻辑单元内部的第一加法进位链形成级联结构，所述基本逻辑单元内部的第二加法进位链与其他基本逻辑单元内部的第二加法进位链形成级联结构。