[发明专利]灵敏放大型D触发器

说明书

本申请公开了一种灵敏放大型D触发器，涉及集成电路领域。该D触发器包括第一反相器、控制管、预充电管、灵敏放大级电路和输出级电路；灵敏放大级电路包括两个对称的放大支路，在每个放大支路中第一PMOS管与第二PMOS管构成差分结构，第三PMOS管和第一NMOS管构成推挽电路，第二PMOS管的栅极作为触发器信号输入端；输出级电路包括两个对称的输出支路，在每个输出支路中第四PMOS管与第二NMOS管构成推挽电路，第二NMOS管与第三NMOS管构成差分结构；解决了传统D触发器时序上不平衡、响应速度慢的问题；达到了令上升沿和下降沿的时序偏差更小，提高时序平衡性，实现更快的响应速度，提高灵敏度的效果。

技术领域

本申请涉及集成电路领域，具体涉及一种灵敏放大型D触发器。

背景技术

D触发器是CMOS数字集成电路单元中时序逻辑电路的重要组成部分之一，属于时钟控制触发器。在传统的D触发器中，存在时序上的不平衡，比如建立(setup)、保持(hold)等上升沿和与下降沿的时序偏差较大，以及响应速度慢等问题。

图1示出了一种传统的D触发器的电路原理图，传统的D触发器中输入信号D和时钟信号CLK之间的上升沿建立时间为108ps，下降沿建立时间为126ps，二者相差15％左右；时钟信号CLK到输出信号Q的响应大致为230ps。

传统的D触发器难以满足某些精准的测量电路架构对时序、响应速度等的要求。

发明内容

为了解决相关技术中的问题，本申请提供了一种灵敏放大型D触发器。该技术方案如下：

一方面，本申请实施例提供了一种灵敏放大型D触发器，包括第一反相器、控制管、预充电管、灵敏放大级电路和输出级电路，灵敏放大级路与输出级电路连接；

第一反相器的输入端接收时钟信号，第一反相器的输出端与控制管的栅极连接，控制管的源极连接电源电压，控制管的漏极与灵敏放大级电路连接；

第一反相器的输出端还通过预充电管与灵敏放大级电路连接；

灵敏放大级电路包括两个对称的放大支路，每个放大支路包括3个PMOS管、1个NMOS管和1个反相器；在每个放大支路中，第一PMOS管与第二PMOS管构成差分结构，第三PMOS管和第一NMOS管构成推挽电路，每个放大支路中推挽电路的输出端通过一个反相器与第一PMOS管的栅极连接，第二PMOS管的栅极作为触发器信号输入端；

在灵敏放大级电路中，一个放大支路中推挽电路的输入端与另一个放大支路中推挽电路的输出端连接，两个放大支路中的触发器信号输入端互为互补信号输入端；

输出级电路包括两个对称的输出支路，每个输出支路包括2个NMOS管和1个PMOS管；在每个输出支路中，第四PMOS管与第二NMOS管构成推挽电路，第二NMOS管与第三NMOS管构成差分结构，每个输出支路中推挽电路的输出端为触发器信号输出端；

在输出级电路中，一个输出支路中推挽电路的输入端与另一个输出支路中推挽电路的输出端连接，两个输出支路中的触发器信号输出端互为互补信号输出端。

可选的，控制管为PMOS管；

控制管的漏极与每个放大支路中第一PMOS管的源极、第二PMOS管的源极分别连接。

可选的，预充电管为NMOS管，灵敏放大级电路中的每个放大支路连接一个预充电管；

对于灵敏放大级电路中的每个放大支路，预充电管的栅极连接第一反相器的输出端，预充电管的漏极连接放大支路中推挽电路的输出端，预充电管的源极接地。

可选的，灵敏放大级电路中的一个放大支路与输出级电路中的一个输出支路对应连接；

其中，放大支路中推挽电路的输出端与输出支路中第三NMOS管的栅极连接。