[发明专利]灵敏放大型D触发器

权利要求书

1.一种灵敏放大型D触发器，其特征在于，包括第一反相器、控制管、预充电管、灵敏放大级电路和输出级电路，所述灵敏放大级路与所述输出级电路连接；

所述第一反相器的输入端接收时钟信号，所述第一反相器的输出端与所述控制管的栅极连接，所述控制管的源极连接电源电压，所述控制管的漏极与所述灵敏放大级电路连接；

所述第一反相器的输出端还通过所述预充电管与所述灵敏放大级电路连接；

所述灵敏放大级电路包括两个对称的放大支路，每个放大支路包括3个PMOS管、1个NMOS管和1个反相器；在每个放大支路中，第一PMOS管与第二PMOS管构成差分结构，第三PMOS管和第一NMOS管构成推挽电路，所述每个放大支路中推挽电路的输出端通过一个反相器与所述第一PMOS管的栅极连接，所述第二PMOS管的栅极作为触发器信号输入端；

在所述灵敏放大级电路中，一个放大支路中推挽电路的输入端与另一个放大支路中推挽电路的输出端连接，两个放大支路中的触发器信号输入端互为互补信号输入端；

所述输出级电路包括两个对称的输出支路，每个输出支路包括2个NMOS管和1个PMOS管；在每个输出支路中，第四PMOS管与第二NMOS管构成推挽电路，第二NMOS管与第三NMOS管构成差分结构，所述每个输出支路中推挽电路的输出端为触发器信号输出端；

在所述输出级电路中，一个输出支路中推挽电路的输入端与另一个输出支路中推挽电路的输出端连接，两个输出支路中的触发器信号输出端互为互补信号输出端。

2.根据权利要求1所述的灵敏放大型D触发器，其特征在于，所述控制管为PMOS管；

所述控制管的漏极与每个放大支路中所述第一PMOS管的源极、所述第二PMOS管的源极分别连接。

3.根据权利要求1所述的灵敏放大型D触发器，其特征在于，所述预充电管为NMOS管，所述灵敏放大级电路中的每个放大支路连接一个预充电管；

对于所述灵敏放大级电路中的每个放大支路，所述预充电管的栅极连接所述第一反相器的输出端，所述预充电管的漏极连接放大支路中推挽电路的输出端，所述预充电管的源极接地。

4.根据权利要求1所述的灵敏放大型D触发器，其特征在于，所述灵敏放大级电路中的一个放大支路与所述输出级电路中的一个输出支路对应连接；

其中，所述放大支路中推挽电路的输出端与所述输出支路中第三NMOS管的栅极连接。

5.根据权利要求1所述的灵敏放大型D触发器，其特征在于，在所述灵敏放大级电路的每个放大支路中，所述第一PMOS管的源极与所述第二PMOS管的源极连接，所述第一PMOS管的漏极与所述第二PMOS管的漏极连接；

所述第一PMOS管的漏极与所述第二PMOS管的漏极的公共端，与所述第三PMOS管的源极连接；

所述第三PMOS管的漏极与所述第一NNMOS管的漏极连接，所述第三PMOS管的栅极与所述第一NMOS管的栅极连接，所述第一NMOS管的源极接地。

6.根据权利要求1所述的灵敏放大型D触发器，其特征在于，在所述输出级电路中的每个输出支路中，所述第四PMOS管的漏极与所述第二NMOS管的漏极连接，所述第四PMOS管的源极连接电源电压，所述第二NMOS管的漏极接地；

所述第三NMOS管的漏极与所述第二NMOS管的漏极连接，所述第三NMOS管的源极接地。

7.根据权利要求1所述的灵敏放大型D触发器，其特征在于，当所述时钟信号为低电平时，所述控制管关断。

8.根据权利要求7所述的灵敏放大型D触发器，其特征在于，当触发器的输入信号的状态稳定，所述时钟信号由低电平变为高电平时，所述预充电管关断，所述控制管开启，所述灵敏放大型D触发器开始工作。