[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，包括分立的器件单元区，器件单元区包括多个沿第一方向间隔排布的子器件区，子器件区的基底上形成有一个或多个堆叠的沟道叠层，沟道叠层沿第二方向延伸，沿第一方向位于相邻子器件区的沟道叠层之间的基底作为边界区；在边界区的基底上，形成位于沟道叠层之间的介电墙；形成横跨沟道叠层和介电墙的伪栅；在基底上形成覆盖伪栅侧壁的层间介质层；去除伪栅形成栅极开口，并通过栅极开口去除牺牲层，形成通槽，相邻子器件区的通槽由介电墙隔离；对栅极开口和通槽进行填充，在子器件区上形成包围介电墙露出的沟道层的器件栅极。本发明实施例有利于提升半导体结构的性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。

为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，利于提高半导体结构的性能和工艺制程良率。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区，所述子器件区的基底上形成有一个或多个堆叠的沟道叠层，沟道叠层沿第二方向延伸，第二方向垂直于第一方向，每一个沟道叠层包括牺牲层和位于牺牲层上的沟道层，沿第一方向位于相邻子器件区的沟道叠层之间的基底作为边界区；在所述边界区的基底上，形成沿第一方向位于沟道叠层之间的介电墙；形成横跨所述沟道叠层和介电墙的伪栅；在所述基底上形成覆盖所述伪栅侧壁的层间介质层；去除所述伪栅形成栅极开口，并通过所述栅极开口去除牺牲层，形成通槽，相邻所述子器件区的通槽由所述介电墙隔离；对所述栅极开口和通槽进行填充，在所述子器件区上形成包围介电墙露出的沟道层的器件栅极。

相应的，本发明实施例还提供一种半导体结构，包括：基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区；沟道结构层，位于所述子器件区的基底上且与所述基底间隔设置，沟道结构层沿第二方向延伸，第二方向垂直于第一方向，所述沟道结构层包括一个或多个间隔设置的沟道层；沿第一方向，位于相邻所述子器件区的沟道结构层之间的基底作为边界区；介电墙，位于所述边界区的基底上，且沿第一方向位于沟道结构层之间；位于所述子器件区的器件栅极，覆盖所述子器件区的沟道结构层的部分顶部且包围所述子器件区的沟道层；层间介质层，位于所述基底上且覆盖所述器件栅极的侧壁。

与现有技术相比，本发明实施例的技术方案具有以下优点：