[发明专利]集成电路电源过冲保护电路及保护方法有效
申请号: | 202010529690.5 | 申请日: | 2020-06-11 |
公开(公告)号: | CN111697533B | 公开(公告)日: | 2022-08-23 |
发明(设计)人: | 陈志卿 | 申请(专利权)人: | 上海麦歌恩微电子股份有限公司 |
主分类号: | H02H3/20 | 分类号: | H02H3/20;H02H3/06;G01R19/165 |
代理公司: | 上海金盛协力知识产权代理有限公司 31242 | 代理人: | 王松 |
地址: | 201801 上海市嘉定*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 集成电路 电源 保护 电路 方法 | ||
本发明揭示了一种集成电路电源过冲保护电路及保护方法,所述保护电路包括电源过冲检测模块、状态锁存器、唤醒延迟单元及保护开关;电源过冲检测模块用以检测是否存在电源过冲;状态锁存器用以存储设定状态信息,状态信息为正常状态或报警状态;保护开关用以接收所述状态锁存器的状态信息,在状态锁存器存储的状态信息为报警状态时,保护开关处于断开状态;唤醒延迟单元用以在所述状态锁存器存储的状态信息为报警状态时开始计时,当达到设定的延迟时间后,再次判断电源过冲是否消退;若仍有电源过冲存在,则重新开始计时,直到电源过冲消退。本发明揭示的集成电路电源过冲保护电路及保护方法,可降低芯片应用层面为防止过冲而可能付出的成本。
技术领域
本发明属于集成电路技术领域,涉及一种电源过冲保护电路,尤其涉及一种集成电路电源过冲保护电路及保护方法。
背景技术
随着IC芯片集成度不断提高,器件尺寸日益缩小,芯片的抗电源高压冲击能力越来越成为一个设计挑战。大量的实际应用环境中,由于普遍存在导线寄生电感、继电器等外部储能元件,以及空间电磁波干扰,供电电压经常会陡然增大,导致芯片的不可逆性损伤。瞬间的电源过冲可以通过高压击穿和闩锁效应两种途径损害芯片。
瞬间高压会导致芯片内部元件直接击穿而损坏,如晶体管的PN结击穿、电容上下极板击穿、电阻到衬底的击穿等。一旦发生,会导致很大的漏电,并且相关器件失去功能。
闩锁效应是指电源和地之间通过寄生器件出现低阻抗通路,从而产生巨大电流。结合图1来说明闩锁效应发生的原理。图1为一个普通的N阱P衬底CMOS芯片的剖面示意图,左边是一个PMOS器件,右边是一个NMOS器件。PMOS和NMOS器件的源极、漏极、栅极、衬底分别为SP,DP,GP,BP以及SN,DN,GN,BN。通常SP和BP相连接电源VDD,SN和BN相连接地GND。Rn和Rp分别是N阱(NWELL)和P衬底(PSUB)的寄生电阻。Q1和Q2为寄生的PNP和NPN三极管。其等效电路如图2所示。
通常情况下,Q1和Q2两个三极管都处于截止状态,集电极电流皆近似为零,即没有漏电。假设发生电源过冲,就会使Q1或Q2内产生一定的集电极电流。假设Q1产生集电极电流ICP,此电流流过寄生电阻Rp产生一定的压降ICP*Rp。若此电压能使Q2的集电极-发射极PN结正偏,则Q1也会导通,产生集电极电流ICN。此电流又通过寄生电阻Rn产生压降ICN*Rn,进一步使Q2导通,从而形成一个正反馈。由于Q1和Q2都已经导通,大量的电流会通过VDD直接流向GND,即使此时撤去电源过冲,此电流仍然能够维持,直至芯片的金属线或PN结被大电流所产生的焦耳热烧毁。
目前最常应用的一些防止电源过冲的技术如下:
(1)加入芯片级静电保护器件(ESD器件)。ESD器件在高压击穿后进入低阻状态,泄放外部能量,并维持一个适当的电压,从而保护内部器件。ESD器件对于防护电源过冲导致的闩锁效应作用不大。闩锁效应发生时,内部寄生器件可取代ESD器件成为低阻通路,使大电流直接流入芯片内部,造成损坏。
(2)芯片版图的优化。如在晶体管周围进行N阱隔离环,P阱隔离环的注入,目的是通过降低阱接触电阻,增加寄生三极管基极浓度和间距的方法来降低闩锁效应发生的概率。隔离环的加入会大大增加芯片面积,且其效果无法用仿真工具验证,需要凭借直觉经验。
(3)加入芯片外部元件吸收电源过冲能量。如电源和地之间并联加去耦电容或TVS二极管。电容能瞬间吸收大量电荷而电压不会陡然变化;TVS二极管会在击穿后成为过冲能量的低阻泄放通路。加外部元件是把芯片的抗高压问题放到了上层去解决,会使得系统的成本上升,在应用层面很可能受到限制。
有鉴于此,如今迫切需要设计一种新的集成电路电源过冲保护方式,以便克服现有集成电路存在的上述至少部分缺陷。
发明内容
本发明提供一种集成电路电源过冲保护电路及保护方法,可降低芯片应用层面为防止过冲而可能付出的成本。
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