[发明专利]半导体存储装置及预充电方法

说明书

本发明提供一种既能抑制预充电动作时的波峰电流，又能实现读出时间的缩短的半导体存储装置。本发明的NAND型快闪存储器的位线的预充电方法是在时刻(t1)，使晶体管(BLPRE)导通，对读出节点(SNS)供给预充电用电压，在时刻(t2)，使连接于读出节点(SNS)且用于生成钳位电压的晶体管(BLCLAMP)与连接于节点(BLS)的晶体管(BLCN)导通，在时刻(t3)，使连接在节点(BLS)与位线(GBLe/GBLo)之间的晶体管(BLSe/BLSo)导通，对位线进行预充电。

技术领域

本发明涉及一种快闪存储器(flash memory)等半导体存储装置，尤其涉及一种位线(bit line)的预充电方法。

背景技术

在与非(Not AND，NAND)型快闪存储器的读出动作中，进行所谓的屏蔽(shield)读出，即，通过交替地读出偶数位线的页面或奇数位线的页面，从而降低因邻接的位线间的电容耦合所引起的噪声(例如专利文献1)。而且，为了在读出动作中抑制对位线进行预充电时的波峰电流，专利文献2中公开了下述方法：将读出节点的预充电分为多次，且将对选择位线的预充电分为多次。

[现有技术文献]

[专利文献]

专利文献1：日本专利特开平11-176177号公报

专利文献2：日本专利第6164713号公报

发明内容

[发明所要解决的问题]

图1的(A)是表示NAND型快闪存储器的页面缓冲器/读出电路的整体结构的图。如本图所示，一个页面缓冲器/读出电路是由一个偶数位线GBLe与一个奇数位线GBLo所共用，页面缓冲器/读出电路10包含一页面量的n个页面缓冲器/读出电路10_1、10_2、…、10_n(n例如为32K个)。

图1的(B)表示了一个页面缓冲器/读出电路和与其连接的位线选择电路的结构。页面缓冲器/读出电路10_1包含：读出电路20，读出被读出至位线上的数据，或者设置与应编程至位线的数据“0”或“1”相应的电压；以及锁存电路30，保持所读出的数据或应编程的数据。

此处，为了方便，将施加至栅极的信号用于晶体管的识别。而且，所有晶体管为N沟道金属氧化物半导体(N-channel Metal Oxide Semiconductor，NMOS)晶体管。读出电路20包含：晶体管BLPRE，连接在电压供给节点V1与读出节点SNS之间，将预充电用电压供给至读出节点SNS；晶体管BLCLAMP，在节点TOBL生成钳位(clamp)电压；以及晶体管BLCN，连接在节点TOBL与位线选择电路40的节点BLS之间。读出电路20的读出节点SNS经由电荷传输用的晶体管而连接于锁存电路30，而且，晶体管BLCN连接于位线选择电路40的节点BLS。

位线选择电路40是包含用于选择偶数位线GBLe的晶体管BLSe、用于选择奇数位线GBLo的晶体管BLSo、用于将假想电源VIRPWR连接至偶数位线GBLe的晶体管YBLe、用于将假想电源VIRPWR连接至奇数位线GBLo的晶体管YBLo而构成。在偶数位线GBLe及奇数位线GBLo，分别连接有未图示的NAND串(string)。

读出电路20及位线选择电路40的动作是根据页面缓冲器控制12所生成的页面缓冲器控制信号(图1的(B)的BLPRE、BLCLAMP、BLCN、BLSe/BLSo、YBLe/YBLo等信号)而受到控制。

图2的(A)及图2的(B)是表示以往的位线的预充电动作的序列(专利文献2)，表示了页面缓冲器/读出电路的各部的电压波形。此处，假设通过位线选择电路40来选择偶数位线。

时刻t1：电压供给节点V1从GND迁移至Vcc(例如1.8V)。

时刻t2：对晶体管BLPRE的栅极施加Vcc，读出节点SNS被预充电至Vcc-Vth(Vth为晶体管BLPRE的阈值)。