[发明专利]一种半导体结构及其制备方法

说明书

本发明涉及一种半导体结构及其制备方法。一种半导体结构，包括半导体衬底，所述半导体衬底上沉积有多层物质，该多层物质形成有多重界面的表面，所述多重界面的表面上依次沉积有等离子氮化层和Si₃N₄层。一种半导体结构的制备方法，包括下列步骤：在具有多重界面的半导体载体上进行等离子体氮化(Plasma Nitridation，PN)处理，然后沉积Si₃N₄。本发明解决了湿清洁半导体结构时多晶硅被刻蚀引发器件不良的问题。

技术领域

本发明涉及半导体制作领域，特别涉及一种半导体结构及其制备方法。

背景技术

在半导体器件中通常需要镀Si₃N₄膜作为绝缘层，并且器件构造中与Si₃N₄膜相邻的通常为多重界面(interface)构造，例如存储器与逻辑器件中的门阵列(Gate)。以存储器中的BL位线(Bit Line)为例，其制作过程是：在半导体载衬底上蒸镀多重物质(例如多晶硅(Poly Si)、钨(Tungsten，W)、钛锶氮化物等)，选取部分具有两重界面的结构如图1所示，经过图形化及刻蚀后，再蒸镀Si₃N₄膜。在蒸镀Si₃N₄膜时，由于多重界面的存在导致不同界面的孵化时间不同，这样会导致不同物质界面上的Si₃N₄膜厚不一致，如图2所示，该膜厚的差异会再后续的湿清洁时产生如下问题：薄的Si₃N₄膜上产生针孔(pin hole)，进而导致下层的多晶硅被刻蚀。多晶硅被刻蚀会引发器件不良，特别是使用空气侧墙(Air Gap Spacer)时，为了去除BL位线上的氧化物杂质，刻蚀剂会再次流入Si₃N₄膜之间，让不良变得更严重。然而现有技术尚未发现更好的方法解决上述问题。

发明内容

本发明的第一目的在于提供一种半导体结构，该结构解决了湿清洁半导体结构时多晶硅(或者其他功能性界面物质)被刻蚀引发器件不良的问题。

本发明的第二目的在于提供一种半导体结构的制备方法，该方法解决了现有制备方法容易引发器件不良的问题。

为了实现以上目的，本发明提供了以下技术方案：

一种半导体结构，包括半导体衬底，

所述半导体衬底上沉积有多层物质，该多层物质形成有多重界面的表面，所述多重界面的表面上依次沉积有等离子氮化层和Si₃N₄层。

在该半导体结构中，在多重界面上增加的等离子体氮化层可以掩盖多重界面性质不同、沉积相同物质时孵化时间不同的缺点，即通过修饰将多重界面的性质一致化，沉积其他物质时孵化时间相同，进而使得上层沉积的Si₃N₄可以有均匀的膜厚，此时即使在后续湿清洁时会有刻蚀问题，也不至于薄的Si₃N₄被完全刻蚀掉进而刻蚀至多重界面的物质中。

其中，所述半导体衬底上沉积的“多层物质”的构造可以是：不同物质上下堆叠且在表面上有“首尾”相邻的关系，或者没有上下堆叠，仅仅在暴露在外的表面上有首尾相邻的关系。本发明对此并不作限制，只要暴露在外的表面有多重界面即可。

所述“等离子氮化层”是指通过等离子体渗氮技术形成的等离子氮化层。

一种半导体结构的制备方法，包括下列步骤：

在具有多重界面的半导体载体上进行等离子体氮化(Plasma Nitridation，PN)处理，然后沉积Si₃N₄。