[发明专利]半导体装置及其制造方法

说明书

本发明的目的在于提供一种能够抑制阈值电压降低的半导体装置及其制造方法。一种半导体装置，其设有极性相同的第一MOS晶体管(HVNMOS)和第二MOS晶体管(LVNMOS)，第一MOS晶体管包括多晶硅的栅极电极，第一MOS晶体管的栅极电极具有以使从栅极宽度W的端部通过的层叠方向的延长线通过的方式与各端部对应地设置的第一区域和第一区域以外的第二区域，第二区域被掺入极性与源漏电极相同的杂质，第一区域被掺入极性与第二区域的杂质相反的杂质，第二MOS晶体管包括被掺入了极性与源漏电极相同的杂质的多晶硅的栅极电极，第二区域的杂质的浓度比第二MOS晶体管的栅极电极的杂质的浓度低。本发明起到能够抑制阈值电压降低效果。

技术领域

本发明涉及一种半导体装置及其制造方法。

背景技术

在集成电路中已有使用MOS构造的半导体，MOS晶体管中，在形成源漏电极的工序中例如掺入N型杂质，N型杂质也被注入栅极的多晶硅。

MOS型晶体管中，在与连接源极及漏极的直线垂直的方向上定义栅极宽度，但是发现了在栅极宽度上的端部电场局部升高、阈值电压降低的扭折(kink)现象(驼峰现象)。

为了改善扭折现象，例如提出了向栅极中的靠近栅极宽度上的端部的位置掺入极性与栅极的其他区域相反的杂质的技术(例如专利文献1：美国专利第5998848号说明书)等。

另一方面，为了提高MOS晶体管的特性，提出了向栅极的多晶硅注入N型杂质的技术(专利文献2：美国专利申请公开第2009/0096031号说明书)。在专利文献2中，对通过蚀刻形成电极之前的栅极注入N型杂质。

在如专利文献2那样对栅极注入N型杂质、如专利文献1那样形成极性相反的区域的情况下，在栅极形成N型区域和P型区域(靠近栅极宽度的端部)。但是，存在N型杂质向P型区域扩散的情况。扩散例如发生在退火工序中。在像这样发生扩散的情况下，存在所形成的P型区域不足够大的可能性。如果P型区域变狭小，则存在发生阈值电压降低的情况。

发明内容

本发明是鉴于上述情况而完成的，其目的在于提供一种能够抑制阈值电压降低的半导体装置及其制造方法。

本发明的一方式提供一种半导体装置，其是混合设置有极性相同的第一MOS晶体管和第二MOS晶体管的半导体装置，所述第一MOS晶体管包括多晶硅的栅极电极、以及源漏电极，所述第一MOS晶体管的栅极电极具有第一区域和所述第一区域以外的第二区域，所述第二区域的极性与所述源漏电极的极性相同，所述第一区域的极性不同于所述第二区域的极性，所述第二MOS晶体管包括被掺入极性与源漏电极相同的杂质的多晶硅的栅极电极，所述第二区域的杂质的浓度比所述第二MOS晶体管的栅极电极的杂质的浓度低。所述第一区域设置于栅极电极宽度的端部通过的层叠方向的延长线上，且与所述栅极电极宽度的各端部对应地设置。

根据如上所述的结构，半导体装置混合设置有极性相同的第一MOS晶体管和第二MOS晶体管，第一MOS晶体管的栅极电极具有第一区域和第一区域以外的第二区域，第二MOS晶体管包括极性相同的多晶硅的栅极电极与源漏电极。而且，所述第二MOS晶体管的栅极电极的杂质浓度高于所述第二区域的杂质浓度。因此，能够抑制第一区域因第二区域的杂质的扩散而变得狭小。因此，能够抑制第一MOS晶体管的阈值电压降低。所述第一区域是设置于栅极宽度的端部通过的层叠方向的延长线上，且与所述栅极宽度的各端部对应地设置。

在上述半导体装置中，也可以是，所述第一MOS晶体管是高电压MOS构造，所述第二MOS晶体管是低电压MOS构造。

根据如上所述的结构，即使在混合设置高电压MOS构造的第一MOS晶体管和低电压MOS构造的第二MOS晶体管的情况下，也能够抑制第一MOS晶体管的阈值电压降低。

在上述半导体装置中，也可以是，所述第一MOS晶体管及所述第二MOS晶体管是N型MOS构造。