[发明专利]集成电路元件及其制造方法

说明书

一种集成电路元件及其制造方法，一电阻式随机处理记忆体单元堆叠形成于一介电层中的一开口上，介电层足够厚且开口足够深，以使得电阻式随机处理记忆体单元可用平坦化制程所形成。所得到的电阻式随机处理记忆体单元可具有U形轮廓。电阻式随机处理记忆体单元的面积包括来自平行于基材的电阻式随机处理记忆体单元的层的底部的贡献及大致上垂直于基材的电阻式随机处理记忆体单元的层的侧部的贡献。弯曲的电阻式随机处理记忆体单元的侧部及底部的组合提供相较于平坦的单元堆叠的提升的面积，提升的面积降低了电阻式随机处理记忆体单元的形成电压及设定电压。

技术领域

本揭露有关于集成电路元件及其制造方法。

背景技术

电阻式随机处理记忆体具有简单结构、低操作电压、高速、耐久性佳及互补式金属氧化物半导体制程相容性。电阻式随机处理记忆体在提供传统快闪式记忆体的尺寸缩小的替代物的方面备受看好，电阻式随机处理记忆体被发现可广泛的应用于元件中，例如光盘及非挥发性记忆体阵列。

电阻式随机处理记忆体单元在可被诱导而相变化的材料中储存数据。相变化可可被诱导于层的全部或一部分，以在高电阻状态或低电阻状态之间转换。电阻状态可被查询并将其解释为“0”或“1”。在典型的电阻式随机处理记忆体单元中，数据储存层包括非晶金属氧化物。在施加足够的电压下，金属桥被诱导而形成在数据储存层上，导致低电阻状态。可以通过施加短的高电流密度脉冲来破坏金属桥，并且恢复高电阻状态，短的高电流密度脉冲以熔化或以其他方式破坏金属结构的全部或一部分。数据储存层快速地降温且维持高电阻状态，直到低电阻状态再次被诱导。

发明内容

于一些实施例中，一种集成电路元件包括基材、金属内连接结构及电阻式随机处理记忆体单元。基材具有一表面。金属内连接结构形成于表面上。电阻式随机处理记忆体单元于金属内连接结构内形成，电阻式随机处理记忆体单元包括底电极层、顶电极层及位于底电极层及顶电极层之间的转换层。顶电极层的顶部及底电极层的顶部在基材上具有相等高度。

于一些实施例中，一种集成电路元件包括基材、金属内连接结构及电阻式随机处理记忆体单元。基材具有一表面。金属内连接结构形成于表面上。电阻式随机处理记忆体单元形成于金属内连接结构内，电阻式随机处理记忆体单元包括底电极层、顶电极层及位于底电极层及顶电极层之间的转换层。电阻式随机处理记忆体单元具有多个边缘，边缘包括底电极层、转换层及顶电极层。电阻式随机处理记忆体单元是弯曲的，从而边缘皆位于一平面。

于一些实施例中，一种集成电路元件的制造方法包括以下步骤。于半导体基材上形成金属内连接层。于金属内连接层上形成介电层。于介电层中形成开口。于开口上形成电阻式随机处理记忆体单元堆叠。平坦化在开口内的电阻式随机处理记忆体单元堆叠，以形成电阻式随机处理记忆体单元。

附图说明

阅读以下详细叙述并搭配对应的附图，可了解本揭露的多个样态。需留意的是，附图中的多个特征并未依照该业界领域的标准作法绘制实际比例。事实上，所述的特征的尺寸可以任意的增加或减少以利于讨论的清晰性。

图1为依照本揭露的一些态样所绘示的具有电阻式随机处理记忆体单元的集成电路的剖面示意图；

图2为依照本揭露的一些态样所绘示的具有电阻式随机处理记忆体单元的集成电路的另一剖面示意图；

图3提供图1的集成电路元件中的电阻式随机处理记忆体单元的俯视示意图；

图4至图13绘示依照本揭露的一些态样的集成电路晶片的一系列的制造过程的剖面示意图；

图14为依照本揭露的一些态样的制造过程的流程图。

【符号说明】

101:集成电路元件

102:通孔

103:记忆体单元