[发明专利]一种适应行周期实时变化的串行CMOS图像数据训练方法

权利要求书

1.一种适应行周期实时变化的串行CMOS图像数据训练方法，其特征是：

数据校正包括控制信号train为固定高电平的位校正，控制信号train为固定高电平的字校正，控制信号train为单脉冲宽度的通道校正和数据校正完成状态；

控制信号train为固定高电平的位校正完成后直接进入控制信号train为固定高电平的字校正；字校正成功后，直接从控制信号train为固定高电平的字校正进入控制信号train为单脉冲宽度的通道校正；

首次通道校正失败，从控制信号train为单脉冲宽度的通道校正进入控制信号train为固定电平的字校正，控制信号bitslip_swap取反，同时对字校正的正确和错误次数进行清零；第二次通道校正失败，则从控制信号train为单脉冲宽度的通道校正进入数据校正完成状态；

所述字校正的具体过程为：

步骤一、经专用串并转换器iserdes1输出的p/2位的并行数据data_in首先经过可控延迟器输出并行数据data_t1，控制信号为bitslip_swap，当bitslip_swap为低电平时输出无延迟；当bitslip_swap为高电平时输出有延迟，输出的并行数据data_t1相对并行数据data_in延迟1/2个像素时钟周期，即宽度为f_{clk_io}为串行图像数据的DDR伴随时钟频率；

步骤二、位宽为p/2位并行数据data_t1经过1:2的串并转换器转换为位宽为p的并行数据data_out_bbuf；位宽为p的并行数据data_out_bbuf经过复选器MUX实现p位并行数据data_out的选择输出，其选择过程由控制信号bitslip_turn控制；bitslip_turn的值从1～2循环，对应不同的取值，并行数据data_out选择data_out_bbuf不同的位组合输出；具体为：

当控制信号bitslip_turn为1时，选择data_out_bbuf的p-1～0位输出；当控制信号bitslip_turn为2时，选择data_out_bbuf的p/2-1～0位和p-1～p/2输出；

步骤三、设定p次控制信号bitslip为一个循环周期；控制信号bitslip脉冲每经过p/2次，则控制信号bitslip_turn加1。

2.根据权利要求1所述的一种适应行周期实时变化的串行CMOS图像数据训练方法，其特征在于：

字校正过程中，控制器产生的控制信号vtz为低电平，train为高电平。

3.根据权利要求1所述的一种适应行周期实时变化的串行CMOS图像数据训练方法，其特征在于：

所述通道校正过程为：全局时钟域的p位并行数据经基于RAM的移位寄存器ram basedshifer进行并行数据的可控数据位延迟；控制器产生的控制信号train和vtz为周期信号，在每个周期内train的正脉冲宽度为相位与控制信号wordstate_train相位相同；控制信号vtz在每个周期内的负脉冲宽度为相位与控制信号wordstate_train相位相同。

4.根据权利要求1所述的一种适应行周期实时变化的串行CMOS图像数据训练方法，其特征在于：

通道校正由控制器产生的控制信号chan_shift进行控制，每发出一个脉冲，并行数据的位置相对延迟一个像素时钟长度。

5.根据权利要求1所述的一种适应行周期实时变化的串行CMOS图像数据训练方法，其特征在于：

位校正过程为：输入的串行图像数据首先经可编程延迟元件iodelay1进行相位可控的延迟；位校正由控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse进行控制，经控制异步FIFO转换为伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io分别送入可编程延迟元件iodelay1的reset和ce脚进行控制；控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平。