[发明专利]晶圆级三维异质集成器件的多层制备方法及系统

说明书

本发明提供了一种晶圆级三维异质集成器件的多层制备方法及系统，针对长周期多层介质工艺流程中多次光刻显影金属层氧化剥离，以及长时间电镀导致的介质脱落等现象，提出在衬底金属层之上先旋涂一层较薄的电介质作为保护层，工艺流程到金属顶层再将保护层选择性刻蚀至贯通，溅射电镀金属与底层金属互联；针对制作微小图形光刻显影不彻底导致图形不准的情况，提出在光敏电介质光刻显影图形后，旋涂一层与电介质同性的光刻胶光刻显影(与介质层图形相同)，采用等离子体刻蚀的方法将不准的图形边缘刻蚀去除。本发明有效解决了基于光敏电介质的晶圆级多层三维封装工艺中电介质脱胶和图形精度不高的问题。

技术领域

本发明涉及晶圆级异质集成封装技术领域，具体地，涉及一种晶圆级三维异质集成器件的多层制备方法及系统，尤其涉及一种提高基于光敏电介质的晶圆级三维异质集成器件成品率的工艺方法。

背景技术

晶圆级封装是直接在晶圆衬底上对芯片和无源器件进行封装集成和再布线，其优点是可以直接利用微纳工艺设备实现系统级封装，可以降低成本。此外，随着光刻技术的不断发展，众多具有良好电性能的光刻胶被大量利用，这使得一些薄膜封装无源器件性能得以逐步提高。

对于光敏电介质多层工艺的三维异质集成封装，苯并环丁烯(BCB)是一种性能优秀的光敏电介质，在国内外的学术界、工业界备受关注，广泛采用。晶圆级三维异质集成封装器件的制备工艺流程涉及了多层金属和通孔的制作，通常采用的方法为电介质开孔，溅射金属层、光刻胶制作图形、电镀与离子束刻蚀金属电镀。对于多层介质无源器件，特别是基片集成波导器件，电镀工艺的好坏往往决定着器件的加工成品率，这个过程往往会出现电镀的渗透、脱胶等现象。这种现象的主要原因是多层BCB工艺流程中，为增加膜厚需要层层堆积，工艺流程长，硅基上的金属层发生了氧化以及电镀时间过长电介质发生化学反应导致脱落。

专利文献CN110534435A公开了一种三维多芯片异质集成的扇出型封装结构的封装方法包括以下步骤：制作第一模块，制作第二模块，将第二模块与第一模块进行匹配组合，形成三维多芯片异质集成的扇出型封装结构。本发明的三维多芯片异质集成的扇出型封装结构的封装方法能够有效减小寄生效应和通路损耗，功能芯片集成度高，异质集成扇出型封装的体积和传输距离小，提高传输效率，降低封装成本、且散热效果好。该专利在工艺优化上仍然有待提高的空间。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种晶圆级三维异质集成器件的多层制备方法及系统。

根据本发明提供的一种基于光敏电介质的晶圆级三维异质集成器件的多层制备方法，包括：步骤S1：在衬底上制备薄层BCB(厚度小于10um)，进行高温固化，该层作为保护层；步骤S2：制作含通孔的多层BCB，本发明为2层；步骤S3：制作金属互连层；步骤S4：制作互连层之上含通孔的多层BCB，本发明为3层；步骤S5：在BCB上旋涂同性光刻胶QN5300，光刻显影相同图案；步骤S6：采用离子束刻蚀步骤S1中的薄层BCB，形成贯通孔；步骤S7：去除QN5300，制备顶层金属层；步骤S8：获取基于光敏电介质的晶圆级三维异质集成器件的多层制备结果信息。步骤S1没有进行光刻与显影工艺。

优选地，步骤S1包括：步骤S1.1：采用转速大于设定阈值的旋涂液体电介质。步骤S1.1中，保护层的厚度在后期会影响实验的精度，因此需根据材料微调参数。

优选地，步骤S1包括：步骤S1.2：采取温度高于设定阈值的固化操作。

优选地，所述步骤S2包括：步骤S2.1：采用光刻工艺制作金属化通孔，所述金属化通孔的形状采用以下任意一种形状：-圆锥台形；-四棱台形。

由于一些具有很好高频性能的光刻胶(例如但不限于BCB)，无法直接一次性旋涂出所需要的介质厚度，所以必须采用多次旋涂工艺。即本发明所强调的多层介质套刻方案。多次旋涂工艺采用的液体介质材料相同。此法适用于单次无法旋涂达到目标厚度的电介质材料与多层布线需要的多次加工工艺。接地通孔无论与中间金属层接触与否，都可以通过该工艺流程一次性完成。