[发明专利]半导体结构及其形成方法

说明书

本发明提供一种半导体结构及其形成方法。所述形成方法在利用填充材料填充预处理基片上的第一沟槽之前，形成了辅助层覆盖第一沟槽的内表面，接着形成第一填充介质并进行回刻蚀，所得到的第一填充介质的上表面高于预处理基片的上表面，接着形成第二填充介质并执行第二平坦化工艺，由于第一沟槽区域的研磨量较周围区域大，在完成第二平坦化工艺后，在第一沟槽区域不容易发生凹陷问题。填充第一沟槽的过程不需要采用光阻以及曝光工艺，实施方便，成本较低。利用上述形成方法形成的半导体结构，由于可以得到平整度较佳的表面，因而质量较高。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在集成电路制造中，对于在基底上制作的各个独立器件例如不同的存储单元、不同的晶体管之间的隔离，多采用形成STI(Shallow Trench Isolation，浅沟槽隔离)的方法。一种常用的制作STI的方法包括以下过程：先在基底上形成垫氧化层和氮化硅层；然后在选定区域依次刻蚀氮化硅层、垫氧化层以及基底从而形成隔离沟槽；接着在基底上沉积隔离介质并进行CMP(Chemical Mechanical Polishing，化学机械研磨)，使得填充在隔离沟槽中的隔离介质和氮化硅层的上表面基本齐平。

在上述STI的制作过程中，为了填满隔离沟槽并留出CMP处理的窗口，在CMP之前，沉积在基底上的隔离介质较厚，且隔离介质常常是起伏不平的，相对来讲，对于同一基底，在隔离沟槽较窄而氮化硅(作为研磨阻挡材料)分布较密集的区域，高于氮化硅层的隔离介质较厚，而在隔离沟槽较宽而氮化硅分布较稀疏的区域(包括氮化硅被全部去除的区域)，高于氮化硅层的隔离介质较薄。为了达到使填充在隔离沟槽中的隔离介质均能和氮化硅层基本齐平的目的，CMP的时间很长，所获得的STI表面平整度较差，尤其是，在隔离沟槽较宽而氮化硅分布较稀疏的区域，往往容易产生较为明显的凹陷(dishing)。STI的平整度会影响后续在基底上制作的元器件的性能。

美国专利US6372605B1公开了一种STI的制作工艺，在CMP之前，利用图形化的光阻将厚度较大的一部分隔离介质暴露出来，并进行干法刻蚀使该区域隔离介质厚度降低，以缩短CMP时间。但是这种方法需要利用曝光工艺制作图形化的掩膜，过程复杂且成本较高。为了避免稀疏区域的隔离介质在CMP过程中产生凹陷，还有一种方法是在宽隔离沟槽中增加研磨阻挡结构而获得多个密集的窄沟槽(dummy trench)，但是该方法仍然需要制作掩膜，成本较高。

上述在CMP过程中出现的问题在应用CMP制作STI以外的半导体结构过程中也是存在的。例如，一种在衬底上形成分隔的多晶硅单元的方法中，首先在基底上形成了高于基底表面的隔离结构，然后在隔离结构之间的衬底上形成氧化层并填充多晶硅，接着利用CMP去除多晶硅材料高于隔离结构顶表面的部分，但是往往经过CMP后得到的多晶硅表面会存在凹陷，平整度较差，而现有的解决办法不能满足高效、经济的要求。

发明内容

为了在填充沟槽的工艺中，提高所得到的半导体结构的表面平整度，同时避免采用复杂的光刻制程，本发明提供一种半导体结构的形成方法。本发明另外提供一种利用该方法制得的半导体结构。

一方面，本发明提供一种半导体结构的形成方法，包括以下步骤：

提供一预处理基片，所述预处理基片具有第一沟槽；

形成辅助层在所述预处理基片上，所述辅助层覆盖所述第一沟槽的内表面以及所述预处理基片的上表面；

形成第一填充介质在所述预处理基片上，所述第一填充介质覆盖所述辅助层且填满所述第一沟槽；

执行第一平坦化工艺直至露出所述辅助层，剩余的所述第一填充介质位于所述第一沟槽内且被所述辅助层包围；

回刻蚀所述辅助层，使所述辅助层的上表面低于所述第一填充介质的上表面；