[发明专利]一种叠层半导体封装件及其安装方法在审
申请号: | 202010415921.X | 申请日: | 2020-05-16 |
公开(公告)号: | CN111681994A | 公开(公告)日: | 2020-09-18 |
发明(设计)人: | 付安英 | 申请(专利权)人: | 付安英 |
主分类号: | H01L23/13 | 分类号: | H01L23/13;H01L23/467;H01L25/00;H01L21/50 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 241000 安徽省芜湖*** | 国省代码: | 安徽;34 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | |||
搜索关键词: | 一种 半导体 封装 及其 安装 方法 | ||
1.一种叠层半导体封装件,包括基板(3)以及所述基板(3)上方设置的若干个相互堆叠的半导体芯片(1),其特征在于:所述基板(3)上焊接有多个S型的用于给各个所述半导体芯片(1)进行接电的安装架(2),该安装架(2)相互之间进行卡接叠加,所述半导体芯片(1)的一端卡入所述安装架(2)的接电槽(23)中用于一侧接电,另一侧通过接合线(5)进行接电,所述半导体芯片(1)被所述安装架(2)分为相互错层对称的左右两组。
2.根据权利要求1所述的一种叠层半导体封装件,其特征在于:所述安装架(2)的上端下表面设置有凸脚(22),下端的上表面设置有凹槽(21),相邻的所述安装架(2)之间通过所述凸脚(22)插入到所述凹槽(21)中实现卡接固定。
3.根据权利要求2所述的一种叠层半导体封装件,其特征在于:所述安装架(2)设置有数量与所述半导体芯片(1)数量相同的排数,所述安装架(2)的S形拐角处的内侧面开设有所述接电槽(23),所述接电槽(23)中插接有接电片(6),所述接电片(6)用于连接所述接电槽(23)的第二触点(24)和所述半导体芯片(1)的第一触点(11)。
4.根据权利要求3所述的一种叠层半导体封装件,其特征在于:所述安装架(2)内置有接合线(5),该接合线(5)的两端分别为第三触点(25)和所述第二触点(24),所述第二触点(24)设置在所述接电槽(23)中与所述半导体芯片(1)一端侧面设置的所述第一触点(11)通过所述接电片(6)进行接触用于所述安装架(2)与所述半导体芯片(1)一端电连接,所述凸脚(22)和所述凹槽(21)中均设置有所述第三触点(25),两个所述第三触点(25)相互接触用于上下两个所述安装架(2)的电连接。
5.根据权利要求3所述的一种叠层半导体封装件,其特征在于:所述半导体芯片(1)的另一端上表面设置有焊盘(4),该焊盘(4)数量与同侧所述半导体芯片(1)数量相同,且相邻的所述半导体芯片(1)之间的焊盘(4)通过所述接合线(5)电性连接,最下侧所述半导体芯片(1)的所述焊盘(4)与所述基板(3)上的所述焊盘(4)通过所述接合线(5)电性连接。
6.根据权利要求5所述的一种叠层半导体封装件,其特征在于:同一个所述半导体芯片(1)的所述接电片(6)数量与所述第一触点(11)数量与所述焊盘(4)数量相同,同一侧相邻的所述半导体芯片(1)之间所述接电片(6)应位于同一排。
7.一种叠层半导体封装件的安装方法,其特征在于:包括如下步骤:
步骤一:将安装架(2)的最下端通过焊球焊接在基板(3)上表面;
步骤二:根据半导体芯片(1)的数量确定安装架(2)的高度,并相互卡接叠加组装同一排的安装架(2);
步骤三:根据半导体芯片(1)的数量确定安装架(2)的排数,并依次通过焊球焊接在基板(3)上;
步骤四:将半导体芯片(1)插入到安装架(2)的各个接电槽(23)中,同时将同侧的接电片(6)进行同排对应的插接放置;
步骤五:通过接合线(5)将同侧各个半导体芯片(1)上的焊盘(4)进行电连接最终与基板(3)上的焊盘(4)电连接。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于付安英,未经付安英许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/202010415921.X/1.html,转载请声明来源钻瓜专利网。