[发明专利]基于FPGA硬件加速的下行链路比特级处理方法

说明书

本发明为一种基于FPGA硬件加速的下行链路比特级处理方法，可应用于基于LTE的卫星移动通信虚拟化信关站的大容量实时信号和协议处理。本发明在CPU中实现MAC层及以上功能；在硬件加速器FPGA上，待传送数据采用8bit并行传输架构经过数据处理模块、传输块CRC24A添加模块、码块分割参数计算模块、码块CRC24B添加模块的处理和传输后，再经过并串转换、Turbo编码模块、码块交织模块后进行比特收集、选择与修剪，最后码块级联后输出，完成整个PDSCH信道的比特级数据处理。本发明降低了信号处理时延，提高了虚拟化信关站大容量数据的处理能力和通信传输的实时性。

技术领域

本发明属于移动通信技术领域，具体涉及一种利用FPGA(现场可编程逻辑门阵列)实现LTE(长期演进)物理层比特级数据处理的技术，可应用于基于LTE的卫星移动通信虚拟化信关站的大容量实时信号和协议处理。

背景技术

随着卫星移动通信系统的演进，大容量数据传输对卫星信关站的通信资源、计算资源和存储资源提出了更高的需求。卫星移动通信系统中MAC(媒体介入控制)层需要完成资源调度、复用、解复用、HARQ(混合自动重传请求)以及随机接入等任务，这对于MAC层来说处理负担较重。因此，在保证基站和用户之间数据交互的时序正确的前提下，可通过提高物理层信道数据处理的效率，减少物理层信号处理时间来缓解上层的压力。FPGA，即现场可编程门阵列，是一种主要针对应用或功能要求可进行编程的半导体器件。现已广泛应用于异构加速领域，已经展现出相比通用处理器CPU(中央处理器)更好的计算性能。使用FPGA实现系统物理层下行共享信道(PDSCH)的数据处理过程，并将其作为数据处理的核心器件，可有效提高系统处理数据的性能。FPGA相对于DSP(数字信号处理)的优势在于有良好的时序控制能力，因此使用FPGA实现PDSCH的数据处理，相对于DSP更加适用以及高效。PDSCH的比特级部分从传输块的CRC(循环冗余校验)校验码添加、码块分段和码块CRC添加、Turbo编码、速率匹配等过程，都涉及到了较大的运算量，并且对实时性要求非常严格。另一方面，考虑对于FPGA设计的资源最优化利用的原则，对于片上逻辑资源以及存储资源的分配，并行处理架构和乒乓读写存储数据操作可以使数据流处理的速度大幅度增加，将更多的时间预留给上层作调度，达到硬件加速的目的。

目前，在PDSCH比特级的FPGA设计中，串行的数据传输方式会让模块的算法设计难度降低，但是会使得整个移动通信系统时延增加。此外，PDSCH比特级的FPGA代码设计上需要考虑复杂的时序逻辑性，数据乱序与丢失问题对于设计带来难度。

发明内容

为了满足卫星移动通信系统下的大容量实时信号和协议处理需求，本发明设计了一种基于FPGA硬件加速的PDSCH比特级数据处理模块的实现方案，通过并行与串行相结合的数据处理方案，以及对RAM(随机存取存储器)的合理化设计，提高了移动通信系统的效率，并保证了移动通信系统时序的正确性。

本发明提出了一种基于FPGA硬件加速的下行链路比特级处理方法，将通用处理平台CPU和硬件加速器FPGA相结合，在CPU中实现MAC层及以上功能，在FPGA上实现卫星移动通信系统物理层比特级的信号处理功能。本发明方法分别在通用处理平台CPU和硬件加速器FPGA上实现的功能如下所述。

在通用处理平台CPU上实现包括MAC层在内的上级网络层的功能，通过高速交换接口与FPGA实现的硬件加速器进行数据交互。