[发明专利]基于FPGA硬件加速的下行链路比特级处理方法

权利要求书

1.一种基于FPGA硬件加速的下行链路比特级处理方法，基于通用处理平台和硬件加速器相结合的方式实现，其特征在于，所述的方法包括：

(1)在通用处理平台CPU上实现包括MAC层在内的上级网络层的功能，通过高速交换接口与FPGA实现的硬件加速器进行数据交互；所述的通用处理平台上设置的配置功能包括有传输体制方案参数配置、加窗/滤波方案参数配置、可变参数集和算法配置；

(2)在硬件加速器FPGA上设置有时钟产生模块、数据处理模块、传输块CRC24A添加模块、码块分割参数计算模块、码块CRC24B添加模块、并串转换模块、Turbo编码模块、码块交织模块、比特收集、打孔模块以及码块级联模块；其中，由时钟产生模块产生时钟信号；数据处理模块接收CPU传输来的数据并转为比特形式的传输块，在接收到时钟产生模块发送来的时钟信号后，发送控制信号以及采用8bit并行传输架构将传输块传输给传输块CRC24A添加模块；传输块CRC24A添加模块对传输块数据添加CRC校验码，发送控制信号给码块分割参数计算模块，进行码块数量计算，采用8bit并行传输架构将添加了校验码的数据传输给码块CRC24B添加模块；码块CRC24B添加模块根据码块分割参数计算模块计算出的码块大小与个数，对接收到的数据以码块为单位添加CRC校验码，再将添加了校验码的数据采用8bit并行传输架构传输给并串转换模块；并串转换模块将接收的并行数据转换为串行数据，再接收到时钟产生模块发送来的时钟信号后，发送控制信号和串行数据给Turbo编码模块；所述的并串转换模块中，数据在20M时钟下并行输入，一个时钟周期内同时进入8个比特的数据，然后在160M时钟下串行输出，一个时钟周期输出1个比特；Turbo编码模块编码输出三路数据和控制信号给码块交织模块；码块交织模块将接收的三路数据分别分块存储在RAM中，并进行数据码块的交织操作，然后输出的交织后的三路数据和控制信号给比特收集、打孔模块；比特收集、打孔模块对三路数据进行比特收集、打孔操作，输出串行数据和控制信号给码块级联模块；码块级联模块将各个码块数据级联后输出，完成下行链路比特级数据处理；

所述的码块交织模块由两个交织器和三个数据存储器组成；其中，三个数据存储器均为两个双端口RAM，两个交织器分别为前两路子块交织器和第三路子块交织器；完成Turbo编码后的三路数据分别存入三个数据存储器内，每个数据存储器内调用两个双端口RAM对数据进行乒乓存储操作；前两路子块交织器是将前两路数据的子块进行交织操作，第三路子块交织器是将第三路数据的子块进行交织操作；所述的码块交织模块中，当三路数据的第一个码块存储完成后，开始从RAM中按照交织地址取数进行下一步交织操作；交织地址的读取顺序分别由前两路子块交织器和第三路子块交织器经过交织计算得出；前两路子块交织器将交织地址传回前两路的数据存储模块进行读RAM操作，当第一个码块写进第一个数据存储器RAM1后，开始将第二个码块写入第二个数据存储器RAM2，同时对已经写好的RAM1进行读取，按照交织地址将数据依次输出，输出数据的同时拉高控制信号的周期；第三路子块交织器将交织地址传回第三路的数据存储模块进行读RAM操作，以及按照交织地址将数据依次输出，输出数据时拉高数据输出控制信号的周期；

其中，所述的控制信号是指传输数据的开始信号和结束信号；FPGA表示现场可编程逻辑门阵列，CPU表示中央处理器，MAC层表示媒体介入控制层，CRC表示循环冗余校验，RAM表示随机存取存储器；

所述的比特收集、打孔模块采用两个三端口RAM，对数据通过乒乓操作进行缓存；每个三端口RAM提供三个端口，通过每个端口对存储数据进行读写访问，将码块交织模块输出的交织后的三路数据，通过三个端口同时将三路数据按照比特收集规则进行缓存。

2.根据权利要求1所述的方法，其特征在于，所述的传输块CRC24A添加模块，对以8bit并行传输架构传输过来的传输块数据，进行8bit并行CRC添加的操作；在传输块CRC24A添加模块中设置有一个输出字节的计数器，当计数器大小达到(TBS/8)+3时，表示传输块数据已经输出完，此时开始将计算所得的3个字节的校验码输出，其中TBS代表传输块的大小。