[发明专利]半导体装置及半导体装置的制造方法

说明书

实施方式提供一种抑制晶体管性能下降的半导体装置及半导体装置的制造方法。实施方式的半导体装置包含第1芯片(MC)、第2芯片(CC)、及第1导电体(72)。第1芯片包含第1衬底(20)、设置在第1衬底的第1电路、及连接于第1电路的第1接合金属。第2芯片包含具有P型阱区域及N型阱区域(DN)的第2衬底(60)、设置在第2衬底且包含第1晶体管(HV)的第2电路、以及连接于第2电路及第1接合金属的第2接合金属，且设置在第1芯片上。第1导电体从第2芯片的上方连接于N型阱区域。P型阱区域配置在第1晶体管的栅极电极与N型阱区域之间。

[相关申请]

本申请享有以日本专利申请2019-164884号(申请日：2019年9月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体装置及半导体装置的制造方法。

背景技术

已知有一种能够非易失地存储数据的NAND(Not and，与非)型闪速存储器。

发明内容

本发明要解决的问题在于提供一种能够抑制晶体管性能下降的半导体装置及半导体装置的制造方法。

实施方式的半导体装置包含第1芯片、第2芯片、及第1导电体。第1芯片包含第1衬底、设置在第1衬底的第1电路、及连接于第1电路的第1接合金属。第2芯片包含具有P型阱区域及N型阱区域的第2衬底、设置在第2衬底且包含第1晶体管HV的第2电路、以及连接于第2电路及第1接合金属的第2接合金属，且设置在第1芯片上。第1导电体从第2芯片的上方连接于N型阱区域。P型阱区域配置在第1晶体管的栅极电极与N型阱区域之间。

附图说明

图1是实施方式的半导体装置的框图。

图2是实施方式的半导体装置所具备的存储单元阵列的电路图。

图3是表示实施方式的半导体装置所具备的感测放大器模块的电路构成的一例的电路图。

图4是表示实施方式的半导体装置中的感测放大器单元的电路构成的一例的电路图。

图5是表示实施方式的半导体装置中的行解码器模块的电路构成的一例的电路图。

图6是表示实施方式的半导体装置的结构的一例的立体图。

图7是表示实施方式的半导体装置中的存储器芯片的平面布局的一例的俯视图。

图8是表示实施方式的半导体装置的存储器区域中的剖面结构的一例的剖视图。

图9是表示实施方式的半导体装置的存储器区域、引出区域、感测放大器区域、及传送区域中的剖面结构的一例的剖视图。

图10是表示实施方式的半导体装置的焊垫区域中的剖面结构的一例的剖视图。

图11是表示实施方式的半导体装置的制造方法的一例的流程图。

图12、图13、图14、图15、图16、图17、图18、图19、图20、及图21是表示实施方式的半导体装置的制造中途的剖面结构的一例的剖视图。

图22是表示实施方式的半导体装置的抹除动作的一例的时序图。

图23是表示实施方式的变化例的半导体装置的焊垫区域中的剖面结构的一例的剖视图。

具体实施方式

以下，参照附图对实施方式进行说明。实施方式例示用来将发明的技术思想具体化的装置或方法。附图是示意图或概念图，各附图的尺寸及比率等未必与现实情况相同。本发明的技术思想并不由构成要素的形状、结构、配置等特定。