[发明专利]半导体装置的形成方法

说明书

在此提供一种半导体装置的形成方法。此方法包括在基板上的第一区域及第二区域内沉积半导体堆叠，其中半导体堆叠具有交替排列的第一类型的半导体材料层与第二类型的半导体层。此方法亦包括从第二区域移除半导体堆叠的一部分以形成沟槽，并且通过外延成长工艺将第二类型的半导体材料填充于沟槽中。此方法亦包括图案化位于第一区域内的半导体堆叠以形成纳米结构堆叠，图案化位于第二区域内的第二类型的半导体材料以形成鳍片结构，以及在纳米结构堆叠与鳍片结构两者上形成栅极结构。

技术领域

本发明涉及一种半导体装置，且特别涉及一种具有环绕式栅极结构的半导体装置及其制造方法。

背景技术

半导体集成电路工业已经历快速成长。集成电路的材料和设计方面的技术进步已经产生了数代的集成电路，其中每一代都比上一代具有更小且更复杂的电路。在集成电路的发展过程中，随着几何尺寸(亦即，利用工艺所制造的最小装置尺寸或线宽)的降低，功能密度(functional density，亦即，每一芯片面积中内连接的装置数量)已普遍增加。尺寸缩减的工艺具有提升生产效率及降低相关成本的优点。然而，随着如此的尺寸缩减，集成电路的结构(例如，三维晶体管)与加工的复杂性也随之增加，为了实现这些进步，需要在集成电路加工与制造方面进行类似的发展。举例而言，当装置尺寸持续缩小时，装置效能(例如，与各种缺陷相关的装置效能下降)与场效晶体管的制造成本变得更具挑战性。虽然解决这种挑战的方法已普遍能够符合其预期目的，然而其仍无法完全满足所有方面的需求。

发明内容

本发明的一实施例公开一种半导体装置的形成方法，包括：在基板上的第一区域及第二区域内沉积半导体堆叠，其中上述半导体堆叠具有交替排列的第一类型的半导体材料层与第二类型的半导体层。上述方法进一步包括从上述第二区域移除上述半导体堆叠的一部分以形成沟槽，并且通过外延成长工艺将上述第二类型的半导体材料填充于上述沟槽中。上述方法进一步包括图案化位于上述第一区域内的上述半导体堆叠以形成纳米结构堆叠，图案化位于上述第二区域内的上述第二类型的半导体材料以形成鳍片结构，以及在上述纳米结构堆叠与上述鳍片结构两者上形成栅极结构。

本发明的一实施例公开一种半导体装置的形成方法，包括：在半导体基板的第一区域内形成纳米结构的堆叠，其中上述纳米结构包括第一半导体材料。上述方法进一步包括在上述半导体基板的第二区域内形成鳍片结构，其中上述鳍片结构具有不同于上述第一类型的半导体材料的第二类型的半导体材料。上述方法进一步包括在上述纳米结构的堆叠与上述鳍片结构两者上形成栅极结构。

本发明的一实施例公开一种半导体装置，包括：第一结构，上述第一结构具有纳米结构的堆叠，上述纳米结构的每一者包括通道区域，上述纳米结构的每一者包括第一类型的半导体材料。上述第一结构包括第一界面层围绕上述纳米结构的每一者，以及第一介电层围绕上述界面层。第二结构相邻于上述第一结构。上述第二结构包括鳍片结构，上述鳍片结构包括通道区域，上述鳍片结构包括第二类型的半导体材料，且上述第二类型的半导体材料不同于上述第一类型的半导体材料。上述第二结构包括第二界面层围绕上述鳍片结构，以及第二介电层围绕上述界面层。上述半导体装置进一步包括栅极结构延伸于上述第一结构及上述第二结构两者之上。

附图说明

依据以下的详细说明并配合说明书附图做完整公开。应注意的是，依据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。

图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I及图1J是依据本发明的一实施例的形成混合纳米结构与鳍片结构装置的工艺的剖面示意图。

图2是依据本发明的一实施例的混合纳米结构与鳍片结构装置的俯视示意图。

图3是依据本发明的一实施例的用于形成混合纳米结构与鳍片结构装置的例示方法的流程图。

图4是依据本发明的一实施例的用于形成混合纳米结构与鳍片结构装置的例示方法的流程图。

附图标记说明：