[发明专利]用于拆分式数据转换后备缓冲器的硬件

说明书

本申请公开了用于拆分式数据转换后备缓冲器的硬件。系统、方法和装置涉及用于拆分式数据转换后备缓冲器的硬件。在一个实施例中，处理器包括：解码电路，用于将指令解码为经解码的指令；执行电路，用于执行经解码的指令；以及存储器电路，包括加载数据转换后备缓冲器电路以及与加载数据转换后备缓冲器电路分开且区别于加载数据转换后备缓冲器电路的存储数据转换后备缓冲器电路，其中，存储器电路在指令的存储器访问请求是加载数据请求时将该存储器访问请求发送至加载数据转换后备缓冲器电路并且在存储器访问请求是存储数据请求时将其发送至存储数据转换后备缓冲器电路，以确定针对该存储器访问请求的虚拟地址的物理地址。

相关申请的交叉引用

本专利申请要求2019年7月31日提交的美国临时专利申请第62/881,135号的权益，题为“用于拆分式数据转换后备缓冲器的硬件”，该临时专利申请通过引用以其整体被并入本文中。

背景技术

处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语指令在本文中可指宏指令或指微指令，该宏指令例如，提供给处理器以供执行的指令，该微指令例如，由处理器的解码器对宏指令进行解码得到的指令。

附图说明

将参考附图来描述根据本公开的各实施例，其中：

图1图示出根据本公开的实施例的包括加载数据转换后备缓冲器电路和存储数据转换后备缓冲器电路的处理器核。

图2图示出根据本公开的实施例的加载数据转换后备缓冲器电路。

图3图示出根据本公开的实施例的存储数据转换后备缓冲器电路。

图4图示出根据本公开的实施例的加载数据请求的流程图。

图5图示出根据本公开的实施例的存储数据请求的流程图。

图6图示出根据本公开的实施例的流程图。

图7A是图示出根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。

图7B是图示出根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。

图8A是图示出根据本公开的实施例的用于图7A和图7B中的通用向量友好指令格式的字段的框图。

图8B是图示出根据本公开的一个实施例的构成完整操作码字段的图8A中的专用向量友好指令格式的字段的框图。

图8C是图示出根据本公开的一个实施例的构成寄存器索引字段的图8A中的专用向量友好指令格式的字段的框图。

图8D是图示出根据本公开的一个实施例的构成扩充操作字段750的图8A中的专用向量友好指令格式的字段的框图。

图9是根据本公开的一个实施例的寄存器架构的框图。

图10A是图示出根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。

图10B是图示出根据本公开的实施例的要被包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。

图11A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。

图11B是根据本公开的实施例的图11A中的处理器核的部分的展开图。

图12是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。