[发明专利]一种基于双隧穿晶体管的半浮栅存储器及其制备方法

说明书

本发明属于集成电路存储器技术领域，具体为一种基于双隧穿晶体管的半浮栅存储器。本发明的半浮栅存储器包括：有U型槽的半导体衬底；第一栅介质层覆盖U型槽的表面；浮栅覆盖第一栅介质层，并形成中间高、两边低的凸起形状；隧穿晶体管沟道层覆盖浮栅的中间凸起上表面；第二栅介质层形成在隧穿晶体管沟道层两侧并延伸覆盖浮栅表面，控制栅覆盖第二栅介质层和所述隧穿晶体管沟道层上表面；栅极侧墙位于第一栅极叠层和第二栅极叠层两侧；源区和漏区形成于半导体衬底中、位于第一栅极叠层和第二栅极叠层两侧，源区具有第一掺杂类型，漏区具有第二掺杂类型。本发明能够有效降低半浮栅存储器的工作电压和功耗。

技术领域

本发明属于集成电路存储器技术领域，具体涉及一种基于双隧穿晶体管的半浮栅存储器。

背景技术

目前，集成电路芯片中使用的DRAM器件主要为1T1C结构，即一个晶体管串联一个电容器，通过晶体管的开关实现对电容器的充电和放电，从而实现DRAM器件0和1之间的转换。随着器件尺寸越来越小，集成电路芯片中使用的DRAM器件正面临越来越多的问题，比如DRAM器件要求64 ms刷新一次，因此电容器的电容值必须保持在一定数值以上以保证有足够长的电荷保持时间，但是随着集成电路特征尺寸的缩小，大电容的制造已经越来越困难，而且已经占了制造成本的30%以上。

半浮栅存储器是DRAM器件的替代概念，不同于通常的1T1C结构，半浮栅器件由一个浮栅MOS晶体管和嵌入式隧穿晶体管组成，通过嵌入式隧穿晶体管的沟道对浮栅晶体管的浮栅进行写入和擦除操作。随着集成电路的不断发展，器件集成度也不断增加，这就要求器件的功耗不断减小，也就是说器件工作电压要不断减小。然后传统的浮栅MOS晶体管，载流子通过扩散和漂移方式进行传输，从而无法突破60 mV/dec亚阈值摆幅的限制，也就是说工作电压无法进一步缩小。

发明内容

为了解决上述问题，本发明的目的在于提供一种工作电压和功耗低的基于双隧穿晶体管的半浮栅存储器及其制备方法。

本发明提供的基于双隧穿晶体管的半浮栅存储器，包括：

半导体衬底，其具有第一掺杂类型，设有U型槽；

第一栅极叠层，包括第一栅介质层、浮栅和隧穿晶体管沟道层，其中，所述第一栅介质层覆盖所述U型槽的表面；所述浮栅覆盖所述第一栅介质层，并形成中间高、两边低的凸起形状；所述隧穿晶体管沟道层覆盖所述浮栅的中间凸起上表面；

第二栅极叠层，包括第二栅介质层和控制栅，所述第二栅介质层形成在所述隧穿晶体管沟道层两侧并延伸覆盖所述浮栅表面，所述控制栅覆盖所述第二栅介质层和所述隧穿晶体管沟道层上表面；

栅极侧墙，位于所述第一栅极叠层和第二栅极叠层两侧；

源区和漏区，形成于所述半导体衬底中，位于所述第一栅极叠层和第二栅极叠层两侧，其中源区具有第一掺杂类型，漏区具有第二掺杂类型。

本发明的基于双隧穿晶体管的半浮栅存储器中，优选为，所述第一栅介质层、所述第二栅介质层材料选自SiO₂、Al₂O₃、ZrO₂、HfZrO、HfO₂、HfAlO、HfSiO及其任意组合的一种。

本发明的基于双隧穿晶体管的半浮栅存储器中，优选为，所述浮栅是第一掺杂类型的重掺杂的多晶硅层。

本发明的基于双隧穿晶体管的半浮栅存储器中，优选为，所述隧穿晶体管沟道层是第二掺杂类型的轻掺杂多晶硅。

本发明的基于双隧穿晶体管的半浮栅存储器中，优选为，所述控制栅为第二掺杂类型的重掺杂多晶硅层。

本发明的基于双隧穿晶体管的半浮栅存储器中，优选为，所述控制栅为TiN、TaN、MoN或者WN。

本发明提供的基于双隧穿晶体管的半浮栅存储器的制备方法，包括以下步骤：