[发明专利]一种高集成密度半浮栅存储器及其制备方法

说明书

本发明属于集成电路存储器技术领域，具体涉及一种低高集成密度半浮栅存储器及其制备方法。本发明高集成密度半浮栅存储器采用双U型槽结构，分别形成浮栅晶体管和隧穿晶体管的沟道区域。该设计能够同时削弱浮栅晶体管和隧穿晶体管的短沟道效应，从而有利于存储器尺寸的不断缩小，进一步可以增大集成密度。同时，在浮栅晶体管的U型槽侧壁直接形成开口，使得浮栅可以直接与隧穿晶体管的沟道接触，有利于进一步增加集成密度。

技术领域

本发明属于集成电路存储器技术领域，具体涉及一种低高集成密度半浮栅存储器及其制备方法。

背景技术

目前，集成电路芯片中使用的DRAM器件主要为1T1C结构，即一个晶体管串联一个电容器，通过晶体管的开关实现对电容器的充电和放电，从而实现DRAM器件0和1之间的转换。随着器件尺寸越来越小，集成电路芯片中使用的DRAM器件正面临越来越多的问题，比如DRAM器件要求64 ms刷新一次，因此电容器的电容值必须保持在一定数值以上以保证有足够长的电荷保持时间，但是随着集成电路特征尺寸的缩小，大电容的制造已经越来越困难，而且已经占了制造成本的30%以上。

半浮栅存储器是DRAM器件的替代概念，不同于通常的1T1C结构，半浮栅器件由一个浮栅晶体管和嵌入式隧穿晶体管组成，通过嵌入式隧穿晶体管的沟道对浮栅晶体管的浮栅进行写入和擦除操作。但是浮栅晶体管的浮栅与嵌入式隧穿晶体管的沟道之间存在开口，这部分开口要额外占据一部分芯片面积。这些都将额外增加芯片面积，从而降低存储密度。此外，隧穿晶体管也要额外占据一部分芯片面积。随着存储器存储密度的不断增加，浮栅晶体管和隧穿晶体管的尺寸都要不断减小。但是为了削弱短沟道效应，浮栅晶体管和隧穿晶体管的沟道长度不能无限减小。也就是说短沟道效应会限制存储器存储密度的无限增加。

发明内容

为了解决上述问题，本发明的目的在于提供一种器件尺寸小、集成密度高的半浮栅存储器及其制备方法。

本发明提供的高集成密度半浮栅存储器，包括：

半导体衬底，具有第一掺杂类型；

带有两个U型槽的半浮栅阱区，具有第二掺杂类型，位于所述半导体衬底表面，第一U型槽的底部与所述半导体衬底相接触，第二U型槽的底部不与所述半导体衬底接触，所述第一U型槽和所述第二U型槽之间不接触；

第一栅极叠层，包括第一栅介质层和浮栅，其中第一栅介质部分覆盖所述第一U型槽的表面，在所述第一U型槽的侧壁形成开口；所述浮栅覆盖所述第一栅介质层，并在所述开口处与所述半浮栅阱区接触；

第二栅极叠层，包括第二栅介质层和控制栅，所述第二栅介质层包覆所述浮栅、并延伸覆盖所述第二U型槽表面和部分所述半浮栅阱区表面，所述控制栅覆盖所述第二栅介质层；

栅极侧墙，位于所述第一栅极叠层和第二栅极叠层两侧；

源极和漏极，具有第二掺杂类型，形成于所述半浮栅阱区中，位于所述第一、第二栅极叠层两侧。

本发明的高集成密度半浮栅存储器中，优选为，所述第一栅介质层是SiO₂、Al₂O₃、ZrO₂、HfO₂及其任意组合的一种。

本发明的高集成密度半浮栅存储器中，优选为，所述浮栅是TiN、TaN、MoN、WN及其任意组合的一种。

本发明的高集成密度半浮栅存储器中，优选为，所述所述第二栅介质层是SiO₂、Al₂O₃、ZrO₂、HfO₂及其任意组合的一种。

本发明的高集成密度半浮栅存储器中，优选为，所述控制栅材料是TiN、TaN、MoN、WN及其任意组合的一种。