[发明专利]具有低泄漏特性器件的动态存储器及阵列电路

说明书

本发明公开了一种具有低泄漏特性器件的动态存储器及阵列电路，其中，动态存储器包括：写操作模块包括控制端、输入端和输出端，写操作模块由具有低泄漏特性的纳米机电继电器组成，以利用其低泄漏特点延长动态存储器的保持时间。写操作模块与信息存储模块的写操作端连接，用于对信息存储模块所存储的信息进行写操作；读操作模块包括控制端、输入端和输出端，读操作模块与信息存储模块的读操作端连接，用于对信息存储模块内的状态信息进行读操作；信息存储模块包括写操作端和读操作端。由此，提高了动态存储器的数据无损保持时间，从而降低了动态存储器的刷新功耗，是一类漏电小、功耗低的动态存储器。

技术领域

本发明涉及低功耗存储设计以及动态随机存取存储设计技术领域，特别涉及一种具有低泄漏特性器件的动态存储器及阵列电路。

背景技术

随着物联网技术和传感器技术的发展，许多系统处理的数据量越来越大，大量的数据需要高性能存储器的支持。一个存储器性能的好坏由其存储容量、读写速度、功耗等因素的决定，其中任何一项性能的不足都会严重降低系统的性能。

动态随机存取存储器(Dynamic Random Access Memory，DRAM)和静态随机存取存储器(Static Random Access Memory，SRAM)SRAM相比，密度更高，因此DRAM具有每单位比特价格低、集成度高等优点，可以在较小的芯片上安装更大容量的存储器。DRAM包括常见的独立封装的主存储器(Main Memory)和集成在计算芯片中的嵌入式DRAM，即Embedded DRAM(eDRAM)。由于eDRAM可以和计算芯片集成在一起，因此与独立封装的DRAM相比，eDRAM可以节省更多的面积。在集成芯片日益小型化的今天，eDRAM受到了越来越多的青睐。

常见的一种eDRAM单元电路由三个晶体管组成(3-Transistor per Cell eDRAM，即3T/C eDRAM)。3T/C eDRAM当前面临的一个很大的挑战就是刷新问题。如K.C.Chun等人在JSSC 2011上发表的“A 3T gain cell embedded DRAM utilizing preferentialboosting for high density and low power on-die caches”所述，由于存在写晶体管漏源沟道、存储晶体管栅极以及写晶体管源极处反偏PN结等漏电路径，单元内所存储的电荷会不断地减少。当电荷减少到一定程度的时候，存储器会因为访问速度太慢而无法正常工作，因此，各单元电路需要周期性地刷新以维持存储器正常工作，其中所允许的最大刷新周期定义为保持时间(Retention Time)。I.Bhati等人在IEEE Transaction on Computers上发表的“DRAM refresh mechanisms,penalties,and trade-offs”中指出，随着阵列规模的不断增大，刷新问题变得越来越严重。一方面，每次刷新都会消耗大量的能量，这严重降低了设备的工作时间；另一方面，频繁的刷新会阻塞正常的存储器访问操作，严重影响了设备的性能。因此，降低单元内所存储电荷的泄漏，进而延长保持时间来降低刷新所带来的影响至关重要。考虑到3T eDRAM所存储电荷的泄漏主要来源于写晶体管的亚阈值漏电(Subthreshold Leakage)，因此寻找漏电极低的器件来作为eDRAM的写晶体管是解决这一问题的有效途径。