[发明专利]三维存储器件

说明书

公开了3D存储器件及其形成方法的实施例。在示例中，公开了一种用于形成3D存储器件的方法。在第一衬底上方形成第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层。形成半导体连接，其位于存储堆叠层上方并且与第一沟道结构的一端和第二沟道结构的一端接触。结合第一衬底和第二衬底。去除第一衬底以暴露第一沟道结构的另一端和第二沟道结构的另一端。在第一沟道结构的另一端形成第一半导体插塞，并且在第二沟道结构的另一端形成第二半导体插塞。

本申请为分案申请，其原申请是2019年4月17日进入中国国家阶段、国际申请日为2019年3月4日的国际专利申请PCT/CN2019/076828，该原申请的中国国家申请号是201980000506.3，发明名称为“用于形成三维存储器件的方法”。

技术领域

本公开内容的实施例涉及三维(3D)存储器件及其制造方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本昂贵。结果，平面存储单元的存储密度接近上限。

3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制来往于存储器阵列的信号的外围器件。

发明内容

本文公开了3D存储器件及其形成方法的实施例。

在示例中，公开了一种3D存储器件，其包括：各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层的第一沟道结构和第二沟道结构；位于所述存储堆叠层上方并且与所述第一沟道结构的一端和所述第二沟道结构的一端接触的半导体连接；位于所述第一沟道结构的另一端的第一半导体插塞；位于所述第二沟道结构的另一端的第二半导体插塞；以及耦合到所述第一沟道结构的所述一端和所述第二沟道结构的所述一端的衬底。

在另一示例中，公开了一种3D存储器件，其包括：各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层的第一沟道结构和第二沟道结构；位于所述第一沟道结构的一端的第一半导体插塞；位于所述第二沟道结构的一端的第二半导体插塞；位于所述存储堆叠层上方并且与所述第一沟道结构的所述第一半导体插塞和所述第二沟道结构的所述第二半导体插塞接触的半导体连接；位于所述第一沟道结构的另一端的另一第一半导体插塞；位于所述第二沟道结构的另一端的另一第二半导体插塞；与所述第一沟道结构的另一第一半导体插塞接触的位线触点；与所述第二沟道结构的另一第二半导体插塞接触的源极线触点；以及耦合到所述第一沟道结构的所述一端和所述第二沟道结构的所述一端的衬底，在所述衬底上形成外围器件。

在又一示例中，公开了一种3D存储器件，其包括：各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层的第一沟道结构和第二沟道结构；位于所述第一沟道结构的一端的第一半导体插塞；位于所述第二沟道结构的一端的第二半导体插塞；位于存储堆叠层上方并且与所述第一沟道结构的所述第一半导体插塞和所述第二沟道结构的所述第二半导体插塞接触的半导体连接；位于所述第一沟道结构的另一端的另一第一半导体插塞；位于所述第二沟道结构的另一端的另一第二半导体插塞；与所述第一沟道结构的另一第一半导体插塞接触的位线触点；与所述第二沟道结构的另一第二半导体插塞接触的源极线触点；以及耦合到所述第一沟道结构的所述一端和所述第二沟道结构的所述一端的载体晶圆。

附图说明

并入本文中并形成说明书的一部分的附图示出了本公开的实施例，并且与文字描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够实现和利用本公开。

图1示出了示例性3D存储器件的平面图。

图2示出了根据本公开的一些实施例的示例性3D存储器件的平面图。

图3示出了根据本公开的一些实施例的另一示例性3D存储器件的平面图。