[发明专利]一种外围电路、三维存储器及其制备方法

说明书

本申请提供一种外围电路、三维存储器及其制备方法。所述外围电路包括衬底、多个半导体器件和连接结构，多个所述半导体器件形成于所述衬底的第一表面，每一所述半导体器件的四周围设有隔离结构，以实现相邻所述半导体器件之间的隔离以实现相邻所述半导体器件之间的隔离，连接结构包括第一连接结构和第二连接结构，所述第一连接结构设于所述半导体器件背向所述衬底的一侧并与所述半导体器件的阱区连接，所述第二连接结构贯穿所述衬底和所述半导体器件的阱区，一端与所述第一连接结构连接，另一端露出所述衬底背向所述第一表面的第二表面。本申请的外围电路解决了现有技术中的新增线层导致的外围电路布线复杂，影响其与存储堆叠层的键合的问题。

技术领域

本发明属于半导体元器件技术领域，具体涉及一种外围电路、三维存储器及其制备方法。

背景技术

随着人们对电子产品的要求向小型化发展，对三维存储器的集成度要求越来越高。现有技术中，三维存储器的外围电路，为了追求集成度将外围电路的场效应晶体管(metaloxidesemiconductor，MOS)阵列中的单个场效应晶体管隔离，但是，将每个场效应晶体管隔离之后需要新增线层来连接每个场效应管的阱区，导致外围电路布线复杂，影响其与存储堆叠层的键合。

发明内容

本申请提供一种外围电路、三维存储器及其制备方法，解决了现有技术中的新增线层导致的外围电路布线复杂，影响其与存储堆叠层的键合的问题。

本申请保护一种外围电路，所述外围电路包括衬底、多个半导体器件和连接结构，多个所述半导体器件形成于所述衬底的第一表面，每一所述半导体器件的四周围设有隔离结构，以实现相邻所述半导体器件之间的隔离，可以理解的是，隔离结构实现了相邻所述半导体器件的物理隔离，防止相邻所述半导体器件之间的电连接。连接结构包括第一连接结构和第二连接结构，所述第一连接结构设于所述半导体器件背向所述衬底的一侧并与所述半导体器件的阱区连接，所述第二连接结构贯穿所述衬底和所述半导体器件的阱区，一端与所述第一连接结构连接，另一端露出所述衬底背向所述第一表面的第二表面。

其中，所述外围电路还包括桥接结构，所述桥接结构形成于所述半导体器件背向所述衬底的表面，且连接所述第一连接结构和所述第二连接结构之间。

其中，所述桥接结构包括依次连接的第一连接段、桥接段和第二连接段，所述第一连接段与所述第一连接结构连接，所述第二连接段与所述第二连接结构连接。

其中，所述外围电路还包括连接块，所述连接块与所述第二连接结构背离所述第二连接段的一端连接，且至少部分露出于第二表面。

其中，所述第二连接结构包括导电柱和围绕所述导电柱的外周壁的绝缘外层。

其中，所述隔离结构包括沟道隔离和底部隔离，所述沟道隔离位于所述半导体器件背向所述衬底一侧，所述底部隔离与所述沟道隔离相对设置且与所述沟道隔离连接，并且所述底部隔离贯穿所述衬底。

其中，所述半导体器件包括形成于所述第一表面的所述阱区，形成于所述阱区上的栅极结构及位于所述栅极结构两侧的源漏区。

其中，所述外围电路包括绝缘层，所述绝缘层设于所述阱区背向所述衬底的一侧，所述桥接结构形成于所述绝缘层中。

本申请还保护一种三维存储器，所述三维存储器包括存储堆叠层和与所述存储堆叠层连接的上述的外围电路。

本申请还保护一种三维存储器的制备方法，所述制备方法包括：

提供半导体结构，所述半导体结构包括多个半导体器件；

在每一所述半导体器件的正面形成与所述半导体器件的阱区连接的第一连接结构；

在所述半导体器件的背面形成与所述第一连接结构连接的第二连接结构。