[发明专利]半导体结构及其制备方法

说明书

本发明的半导体结构及其制备方法，制备方法包括：提供半导体基底，形成第一掩膜单元、第二掩膜单元及第三掩膜单元，基述第一掩膜单元与第三掩膜单元对第二掩膜单元进行离子注入，于第二掩膜单元中形成至少一个注入区及至少一个非注入区，以基于经过离子注入后的第二掩膜单元、第一掩膜单元以及第三掩膜单元形成新的刻蚀掩膜层。本发明可以采用曝光‑凝固‑曝光‑刻蚀的工艺与倾斜离子注入的工艺相结合，从而可以简化工艺步骤，节约成本，提高工艺效率。本发明通过正性光刻胶的曝光及负显影方法制作图形，可有效提高的图形精度，为图形特征尺寸的微缩提供有效的保证，整个过程不需要特殊的工艺过程，整体工艺简单、成本低，生产率高。

技术领域

本发明属于半导体器件制造技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

随着半导体元件的尺寸不断微缩，光刻技术的特征尺寸逐渐接近甚至超过了光学性光刻的物理极限，带给半导体制造技术尤其是光刻技术更加严峻的制作工艺挑战。双重图案(Double Pattern)技术广泛的应用于28纳米节点技术中，可以大大减小光学邻近效应的影响，并减轻单模收缩(single pattern shrinkage)的问题，实现更小的图形特征尺寸(Critical dimension，CD)。其中，双重图形技术可包含LELE(Lithe-Etch-Lithe-Etch，曝光-刻蚀-曝光-刻蚀)双重图形方法、LFLE(Litho-Freeze-Litho-Etch，曝光-凝固-曝光-刻蚀)双重图形化方法及自对准双重图形(Self-Aligned Double Patterning，简称SADP)等方法。

然而，现有的双重图形技术制备半导体器件结构的过程中，实现较小节点的结构往往工艺步骤及制备流程比较复杂，成本较高，制备周期较长。当集成电路芯片工艺进入到7nm及以下节点后，应用这些技术后的光刻后尺寸难以像预期那样进一步降低，无法满足制程线宽进一步微缩的要求。基于其的三倍、四倍图案等技术也大大增加了成本，限制了其应用范围。

因此，如何提供一种基于双重图形的半导体结构及其制备方法以解决现有技术中的上述问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及制备方法，用于解决现有技术中制备较小技术节点器件结构工艺步骤及制备流程复杂，工艺效率低等问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述制备方法包括如下步骤：

提供半导体基底；

于所述半导体基底上形成第一掩膜层，所述第一掩膜层包括若干个间隔排布的第一掩膜单元及位于相邻第一掩膜单元之间的第一间隙，所述第一间隙显露所述半导体基底；

于所述半导体基底上形成第二掩膜层，所述第二掩膜层包括若干个间隔排布的第二掩膜单元及位于相邻第二掩膜单元之间的第二间隙，所述第二掩膜单元对应形成于所述第一间隙显露的所述半导体基底上，所述第二间隙显露所述半导体基底，且所述第二掩膜单元的上表面低于所述第一掩膜单元上表面，所述第一掩膜单元穿过对应的所述第二间隙；

于所述第二掩膜层上形成第三掩膜层，所述第三掩膜层包括若干个间隔排布的第三掩膜单元及位于相邻第三掩膜单元之间的第三间隙，其中，所述第三掩膜单元对应形成于所述第二掩膜单元上，所述第一掩膜单元位于对应的所述第三间隙内；

基于所述第一掩膜单元与所述第三掩膜单元对所述第二掩膜单元进行离子注入，于所述第一掩膜单元与所述第三掩膜单元之间的所述第二掩膜单元中形成至少一个注入区及至少一个非注入区，以基于经过离子注入后的所述第二掩膜单元、所述第一掩膜单元以及所述第三掩膜单元形成新的刻蚀掩膜层。

可选地，通过光刻工艺形成所述第一掩膜层及所述第三掩膜层，其中，形成所述第一掩膜层后还包括于所述第一掩膜单元的表面形成阻挡层的步骤。