[发明专利]输出数据延迟控制模块电路及显示面板

说明书

本发明提供一种输出数据延迟控制模块电路及显示面板。输出数据延迟控制模块电路包括前端使能信号拉高器、时钟信号缓冲器以及D触发器。本发明通过增加一前端使能信号拉高器，可实现在输入一源控制信号或一输出数据延迟控制使能信号时输出一拉高使能信号，即使所述源控制信号受到静电放电干扰或冲击后，所述前端使能信号拉高器也能将输出的拉高使能信号的高电位时段与所述源控制信号及所述输出数据延迟控制使能信号的高电位时段重叠，从而避免了静电放电的影响。

技术领域

本发明涉及显示领域，尤其涉及一种输出数据延迟控制模块电路及显示面板。

背景技术

输出数据延迟控制(Output Data Delay Control，ODDC)功能正得到广泛应用。输出数据延迟控制模块将输出数据(Output Data)分为若干组，通过设定间隔时间，控制输出数据推出时间，可以有效改善因面板扫描线限流电阻器延迟(Gate Line RC Delay)和扇出区(Fanout)走线阻抗不均导致的面板显示不均(Mura)的问题。

如图1所示，现有驱动器集成电路(Driver IC)的输出数据延迟控制模块 90由ODDC使能信号ODDC_EN和时钟信号CLK输入时钟信号缓冲器91(CLK Buffer)后输出发送时钟信号CLKX，再由发送时钟信号CLKX和源控制信号TP 分别输入D触发器92的CP输入端、D输入端后，从D触发器的Q输出端产生各组讯号，如TP1-TP80。

如图2所示，图2为输出数据延迟控制模块在正常情况下的工作时序，走线Line(n)CE电位拉低时ODDC_EN电位拉高，经TPD时段TP电位拉高；TP 高电位时段位于ODDC_EN为高电位时段内，讯号TP1跟随源控制信号TP动作，讯号TP80在讯号TP1基础上延迟TD1时段动作，TD1时段为输出数据延迟控制模块延迟时间(ODDC Delay Time)，讯号TP80为再经TD2时段后ODDC_EN电位拉低，讯号TP1-TP80依次电位拉低，整个过程时序如图2所示。

目前这种输出数据延迟控制模块存在易受静电放电(ESD)干扰的缺陷，当受到ESD冲击后，上述输出数据延迟控制模块有工作异常风险，时序如图3所示，具体表现为以下三中情况：

一、Line(n+1)时刻，TP受ESD干扰，其高电位异常加宽，导致TP1-TP80 高电位时段过长，TD2时段后Line(n+1)的ODDC_EN电位拉低，导致Line(n+2) 的ODDC_EN丢失；

二、Line(n+1)的ODDC_EN电位拉低前，Line(n+2)的TP电位拉高,使 Line(n+2)TP1-TP80电位拉高,Line(n+2)的TP电位拉低在Line(n+1)的 ODDC_EN电位拉低之后,Line(n+2)的TP1-TP80无法跟随Line(n+2)的TP及时电位拉低；

三、Line(n+3)的ODDC_EN电位拉高,使Line(n+2)的TP1-TP80依次电位拉低，此时Line(n+3)TP电位拉高，再Line(n+3)的ODDC_EN电位拉低,Line(n+3)的 TP电位拉低在Line(n+3)的ODDC_EN电位拉低之后，Line(n+3)的TP1-TP80无法跟随Line(n+2)的TP及时电位拉低，输出数据信号充电不足，输出数据信号无法达到准位，如此往复。

发明内容

本发明的目的在于，提供一种输出数据延迟控制模块电路及显示面板，可实现在开机的130ms空白画面时间结束后，让计时器和分频器自动停止工作，从而节省功耗，进而可提高使用寿命。

为了实现上述目的，本发明提供一种输出数据延迟控制模块电路，其包括前端使能信号拉高器、时钟信号缓冲器(CLK Buffer)以及D触发器。