[发明专利]输出数据延迟控制模块电路及显示面板

权利要求书

1.一种输出数据延迟控制模块电路，其特征在于，包括前端使能信号拉高器、时钟信号缓冲器以及D触发器；

其中，所述前端使能信号拉高器用于在输入一源控制信号或一输出数据延迟控制使能信号时输出一拉高使能信号，所述拉高使能信号的高电位时段与所述源控制信号及所述输出数据延迟控制使能信号的高电位时段重叠；

其中，时钟信号缓冲器设有：

第一缓冲器输入端，用于输入所述拉高使能信号；

第二缓冲器输入端，用于输入第一时钟信号；以及

第一缓冲器输出端，用于输出第二时钟信号；

其中，所述D触发器设有：

D输入端，用于输入所述源控制信号；

CP输入端，与所述第一缓冲器输出端电性连接，用于输入所述第二时钟信号；以及

Q输出端，用于输出第一组输出数据讯号，相邻两个输出数据讯号的高电位时段相互间隔所述输出数据延迟控制模块延迟时间。

2.根据权利要求1所述的输出数据延迟控制模块电路，其特征在于，所述前端使能信号拉高器设有：

第一拉高器输入端，用于输入所述源控制信号，所述源控制信号为时钟信号；

第二拉高器输入端，用于输入所述输出数据延迟控制使能信号，所述输出数据延迟控制使能信号为时钟信号且其高电位时段长于所述源控制信号的高电位时段，所述输出数据延迟控制使能信号的高电位时段与所述源控制信号的高电位时段重叠；以及

第一拉高器输出端，用于输出所述拉高使能信号。

3.根据权利要求1所述的输出数据延迟控制模块电路，其特征在于，所述前端使能信号拉高器为或门。

4.根据权利要求1所述的输出数据延迟控制模块电路，其特征在于，所述第一组输出数据讯号的数目为小于等于80的整数。

5.根据权利要求1所述的输出数据延迟控制模块电路，其特征在于，还包括输出数据讯号末端对齐器，用于在同时输入所述第一组输出数据讯号及所述拉高使能信号时输出第二组输出数据讯号。

6.根据权利要求5所述的输出数据延迟控制模块电路，其特征在于，所述输出数据讯号末端对齐器设有：

第一对齐器输入端，与所述Q输出端电性连接，用于输入所述第一组输出数据讯号；

第二对齐器输入端，与所述前端使能信号拉高器的输出端电性连接，用于输入所述拉高使能信号；以及

第一对齐器输出端，用于输出所述第二组输出数据讯号。

7.根据权利要求6所述的输出数据延迟控制模块电路，其特征在于，所述第二组输出数据讯号的高电位时段末端与所述第一组输出数据讯号或所述拉高使能信号的高电位时段的首次下降沿处重叠。

8.根据权利要求6所述的输出数据延迟控制模块电路，其特征在于，所述第二组输出数据讯号的数目与所述第一组输出数据讯号的数目相同。

9.根据权利要求5所述的输出数据延迟控制模块电路，其特征在于，所述输出数据讯号末端对齐器为与门。

10.一种显示面板，其特征在于，所述显示面板包括权利要求1-9中任一项所述的输出数据延迟控制模块电路。