[发明专利]P型FET及其制造方法

说明书

本发明公开了一种P型FET，晕环注入区包括具有独立调节亚阈值漏电流的第一晕环注入子区和具有独立调节漏端结漏电流的第二晕环注入子区；第一晕环注入子区的结深大于轻掺杂漏区的结深但是小于漏区的结深，第一晕环注入子区横向延伸到对应的轻掺杂漏区的侧面外的沟道区中，第一晕环注入子区将轻掺杂漏区的底部表面和侧面包覆；第二晕环注入子区的结深大于第一晕环注入区的结深，第二晕环注入子区位于轻掺杂漏区的侧面内侧且位于轻掺杂漏区的底部，第二晕环注入子区将对应的源区或漏区的位于轻掺杂漏区底部的侧面包覆。本发明还公开了一种P型FET的制造方法。本发明能同时降低器件的亚阈值漏电流和结漏电流，实现极低漏电。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种P型FET。本发明还涉及一种P型FET的制造方法。

背景技术

随着半导体器件的尺寸不断微缩，器件短沟道效应越来越明显，导致器件的漏电越来越难以调控。尤其是当工艺节点进入纳米尺度，器件的阈值电压(Vt)下滚(roll-off)强烈，致使亚阈值漏电难以控制。尽管提高晕环(halo)离子注入(implant)的植入量可以一定程度上缓解亚阈值漏电问题，但植入量较高时又会引入新的P-N结(junction)漏电高的问题，致使极低漏电组件的开发遇到严重阻碍。

如图1所示，是现有P型FET的结构示意图；现有P型FET包括栅极结构、侧墙107、P型的轻掺杂漏区105、源区108、漏区109和晕环注入区106。

所述栅极结构形成在半导体衬底101表面上。在所述半导体衬底101上还形成有场氧102，所述场氧102隔离出有源区。

通常，在所述半导体衬底101上形成有N型阱，所述P型FET的形成区域位于所述N型阱的形成区域中，所述栅极结构形成在所述N型阱的表面上，N型掺杂的沟道区由位于所述轻掺杂漏区105之间以及所述源区108和漏区109之间且被所述栅极结构覆盖的所述N型阱组成，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。

所述栅极结构包括依次叠加的栅介质层103和栅极导电材料层104。通常，所述栅介质层103为二氧化硅或高介电常数材料；所述栅极导电材料层104为多晶硅栅或者金属栅。

所述轻掺杂漏区105自对准形成于所述栅极结构两侧的所述半导体衬底101中。

所述侧墙107自对准形成于所述栅极结构的两个侧面上。

P+掺杂的源区108和漏区109形成于所述栅极结构两侧的所述半导体衬底101中且所述源区108和所述漏区109和对应的所述侧墙107的侧面自对准。

所述晕环注入区106位于所述轻掺杂漏区105底部的所述半导体衬底101中且所述晕环注入区106将所述轻掺杂漏区105包覆。

所述晕环注入区106主要是为了防止源漏区对栅极结构底部的沟道区产生穿通的不利影响，从而降低器件的短沟道效应并降低器件的亚阈值漏电。随着器件的尺寸减少，亚阈值漏电越来越难以控制，通过增加所述晕环注入区106的掺杂浓度虽然能降低器件的亚阈值电流，但是晕环注入区106的掺杂浓度增加后会使得晕环注入区106和漏区109之间的PN结的漏电增加，这样，总的漏电依然无法降低，所以，现有器件结构在极低漏电组件开发中遇到严重障碍。

如图2所示，是现有P型FET的制造方法的流程图，图2中仅给出了离子注入工艺对应的流程，可以看出，现有方法主要步骤为：

在栅极结构形成前进行步骤201对应的阱注入以形成P型FET对应的N型阱。

之后进行步骤202对应的晕环离子注入。

之后进行步骤203对应的碳的共同离子注入(Cco-implant)。