[发明专利]一种可配置分辨率的时钟相移电路

说明书

本发明公开了一种可配置分辨率的时钟相移电路，涉及电子电路领域，该时钟相移电路通过两组差分对管接收两路具有预定相位差的差分输入时钟对，两组差分对管分别由两个电流模块提供电流，每个电流模块可以输出若干级不同大小的电流且两个电流模块输出的电流的总和固定，通过调节两个电流模块输出的电流可以实现不同的时钟相移，通过调节两路差分输入时钟对之间的预定相位差和/或每个电流模块可以输出的不同大小电流的级数即可实现不同的相移分辨率，相移分辨率可灵活配置，自由度更高，可以适用于更多的应用场景，而且相移分辨率受器件特性影响较小，可以实现更高的相移分辨率。

技术领域

本发明涉及电子电路领域，尤其是一种可配置分辨率的时钟相移电路。

背景技术

随着电子系统的工作频率越来越高，对系统时钟的相位要求越来越严格。常见的时钟相移技术如DLL与PLL中，很容易实现45°、90°、180°等时钟相移版本。如果想要更细的相移，一般采用如图1所示的延迟链结构DELAY_LINE，延迟链通过串联一些时钟延迟单元(BUF)，通过CFG_CTRL选择不同的延迟链节点，对输入时钟CLKIN进行不同程度的相移后输出CLKOUT，其相移的最小单位就是一个时钟延迟单元(BUF)的延时，但是一个时钟延迟单元(BUF)的延时一般为数十、数百皮秒(ps)，因此使用延迟链结构对时钟进行相移的分辨率固定为数十、数百皮秒(ps)，灵活性较低，而且无法满足更高精度的分辨率要求。

发明内容

本发明针对上述问题及技术需求，提出了一种可配置分辨率的时钟相移电路，本发明的技术方案如下：

一种可配置分辨率的时钟相移电路，该时钟相移电路包括第一MOS管、第二MOS管构成的一组差分对管，以及第三MOS管和第四MOS管构成的另一组差分对管；第一MOS管和第二MOS管的源端相连并连接第一电流模块的输出端，第一MOS管的栅端输入第一差分输入时钟，第二MOS管的栅端输入第二差分输入时钟，第一差分输入时钟和第二差分输入时钟构成第一差分输入时钟对；第三MOS管和第四MOS管的源端相连并连接第二电流模块的输出端，第四MOS管的栅端输入第三差分输入时钟，第三MOS管的栅端输入第四差分输入时钟，第三差分输入时钟和第四差分输入时钟构成与第一差分输入时钟对具有预定相位差的第二差分输入时钟对，第三差分输入时钟与第一差分输入时钟之间间隔预定相位差且第四差分输入时钟与第二差分输入时钟之间间隔预定相位差；

第一MOS管和第四MOS管的漏端相连并连接第五NMOS管的漏端，第五NMOS管的源端接地；第二MOS管和第三MOS管的漏端相连并连接第六NMOS管的漏端，第六NMOS管的源端接地；第五NMOS管和第六NMOS管的栅端相连并连接至偏置电源端，第五NMOS管和第六NMOS管在偏置电源的作用下分别提供相同的下拉电流；

第一电流模块具有输出n级大小不同的第一电流的功能，第二电流模块具有输出n级大小不同的第二电流的功能，且第一电流和第二电流的总和始终与下拉电流相等；

第六NMOS管的漏端输出第一差分输出时钟，第五NMOS管的漏端输出第二差分输出时钟，第一差分输出时钟和第二差分输出时钟构成一组相对于第一差分输入时钟对具有输出时钟相移的差分输出时钟对，第一差分输出时钟相对于第一差分输入时钟具有输出时钟相移，第二差分输出时钟相对于第二差分输入时钟具有输出时钟相移，输出时钟相移与第一电流的大小相对应。

其进一步的技术方案为，n个第一电流在0至下拉电流之间均匀分布，对应的第二电流在下拉电流至0之间均匀分布，不同输出时钟相移之间的分辨率为：

其中，Δφ为第一差分输入时钟对和第二差分输入时钟对之间的预定相位差。