[发明专利]微半导体堆叠结构及其电子装置

说明书

本申请题为“微半导体堆叠结构及其电子装置”。本发明提供一种微半导体堆叠结构，包括至少两个层叠结构阵列单元，其中一个层叠结构阵列单元叠加于另一层叠结构阵列单元上。其中，该其中一个层叠结构阵列单元沿该另一层叠结构阵列单元的垂直方向叠加；各个层叠结构阵列单元包括基材、设于该基材上的导电图层、以及设于基材上且与该导电图层电连接的多个微半导体器件。

技术领域

本发明涉及一种电子装置，特别是针对微半导体堆叠结构阵列构成的电子装置。

背景技术

一般半导体阵列为沿平面排列，在更小面积的元件需求下，工艺能力的持续精进使工艺可达更小线宽一直是半导体相关制造厂努力的目标，由于产业考虑成本与设备投资的平衡下，最小线宽的推进已趋缓。

以微发光二极管显示技术为例，如图1，红、绿、蓝光三个微发光二极管分别为三个次像素110a、120a、130a，在一个平面内相邻排列而形成一个像素100a，多个像素100a阵列组成一个显示器200a。以三个相同尺寸的微发光二极管为例，微发光二极管具长度L、宽度W，像素100a的单位面积受到次像素组合后的总宽度3W的限制，组合后像素宽度P略大于3W，像素面积P*P略大于3W*3W。随着追求高分辨率(有限面积的像素更多)，像素长宽纷纷缩小至微米级，纵使如此，仍遭受成本与技术瓶颈，亟待业界提出一种新的解决方式。

发明内容

有鉴于此，本发明提出一种微半导体堆叠结构及其电子装置，可缩小以微半导体堆叠结构为单元的最小面积，并在电子装置有限面积内提升微半导体堆叠结构阵列的密度。

有鉴于此，本发明提出一种微半导体堆叠结构及其电子装置，在电子装置有限面积内同时达到低成本与高分辨率。

一种微半导体堆叠结构包括至少两个层叠结构，其中一个层叠结构叠加于另一层叠结构上。其中，其中一个层叠结构沿另一层叠结构的垂直方向叠加；各层叠结构包括基材、设于基材上的导电图层、以及设于基材上且与导电图层电连接的至少一个微半导体器件。各层叠结构定义目标区域，各层叠结构的微半导体器件设于目标区域内。两两层叠结构间的这些目标区域沿垂直方向彼此对齐；在至少两个层叠结构中的至少一个层叠结构中，导电图层是有源电路。

一种微半导体堆叠结构包括三个层叠结构，其中两个层叠结构叠加于最下层层叠结构上；其中：两个层叠结构沿最下层层叠结构的垂直方向叠加；各层叠结构包括基材、设于基材上的导电图层、以及设于基材上且与导电图层电连接的至少一个微发光二极管晶片。各层叠结构定义像素，各层叠结构中的至少一个微发光二极管晶片设于像素内；两两层叠结构间的这些目标区域沿垂直方向彼此对齐；在三个层叠结构的至少一个层叠结构中，导电图层是有源电路。

在一些实施例中，一种微半导体堆叠结构，更进一步具有至少一个阶部；沿朝向上层层叠结构或远离下层层叠结构的方向，至少一个阶部由这些基材的尺寸依序渐缩所形成。

在一些实施例中，一种微半导体堆叠结构，两两层叠结构的各导电图层以电连接部件连接。

在一些实施例中，一种微半导体堆叠结构，至少一个阶部具有电连接部件；两两层叠结构的各导电图层以电连接部件连接。

在一些实施例中，一种微半导体堆叠结构，微半导体器件的尺寸范围为1-50um。在一些实施例中，一种微半导体堆叠结构，微发光二极管晶片的尺寸范围为1-50um。

在一些实施例中，一种微半导体堆叠结构，这些层叠结构的所述基材是透明的；或者，最下层层叠结构的基材是非透明的。

在一些实施例中，一种微半导体堆叠结构，基材是硬质基板、软性基板、或半导体涂覆工艺所形成的介电层。

在一些实施例中，一种微半导体堆叠结构，最下层层叠结构的导电图层是有源电路，设有TFT或MOS开关。