[发明专利]三维存储器结构及其制备方法

说明书

本发明提供一种三维存储器结构及其制备方法，该制备方法包括提供半导体衬底；于半导体衬底上形成叠层结构，叠层结构中形成有沟道孔；于沟道孔的底部填充第二牺牲层；于填充有第一牺牲层的沟道孔内形成功能侧壁及沟道层；对半导体衬底的远离叠层结构的表面进行减薄处理，以暴露出第二牺牲层；从半导体衬底的远离叠层结构的表面去除第二牺牲层及功能侧壁的底部，以形成凹槽，该凹槽暴露出沟道层的底部；于凹槽中填充底部连接层，该底部连接层与沟道层连通。利用本发明，可以避免在dual stack工艺中，深孔SONO蚀刻时由于上下沟道孔套刻精度窗口偏移时造成上下堆叠结构结合处的功能侧壁的破坏的技术问题。

技术领域

本发明属于半导体设计及制造领域，特别是涉及三维存储器结构及其制备方法。

背景技术

在现有的3D NAND闪存的制备工艺过程中，随着堆叠层数的增加，一般采用双堆叠(dual stack)技术，沟道孔蚀刻完成后，接着在沟道孔中沉积ONO(氧化硅-氮化硅-氧化硅)结构的功能侧壁以及牺牲多晶硅层(SAC poly)，然后进行深孔SONO的刻蚀，以将沟道孔底部的ONOP(多晶硅层和功能侧壁)打开，形成P-Well和通道多晶硅(Channel poly，也即沟道层)的电路回路。

在3D NAND的dual stack工艺中，由于应力等因素的影响，上沟道孔(UCH)与下沟道孔(LCH)很难对准，上下两层沟道孔的套刻精度窗口(overlay window，OVL)存在偏移(shift)，在进行深孔SONO的蚀刻时会导致上下堆叠结构的结合处的功能侧壁破坏(jointONO damage)。上下堆叠结构的结合处的功能侧壁破坏会导致最终存储单元电性受影响，导致产品WS(wafer sort)良率低或RE失效。

因此，如何提供一种三维存储器结构及其制备方法，以解决现有技术上述问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有3D NAND的dual stack工艺中，由于上下沟道孔OVL存在偏移，在进行深孔SONO的蚀刻时导致上下堆叠结构的连接层位置的功能侧壁被破坏的技术问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器结构制备方法，所述三维存储器结构制备方法包括：

提供半导体衬底；

于所述半导体衬底上形成叠层结构，所述叠层结构中形成有沟道孔，其中所述叠层结构包括交替叠置的第一绝缘介质层和第一牺牲层，所述沟道孔沿所述叠层结构的厚度方向贯穿所述叠层结构且延伸至所述半导体衬底内；

于所述沟道孔的底部填充第二牺牲层；

于填充有所述第二牺牲层的所述沟道孔内形成功能侧壁及沟道层；

对所述半导体衬底的背面进行减薄处理，以暴露出所述第二牺牲层；

从所述半导体衬底的背面去除所述第二牺牲层及所述功能侧壁的底部，以形成凹槽，所述凹槽暴露出所述沟道层的底部；

于所述凹槽中底部连接层，所述连接层与所述沟道层连通。

在一可选实施例中，所述于所述沟道孔的底部填充第二牺牲层的步骤中，所述第二牺牲层的上表面高于所述半导体衬底的上表面。

在一可选实施例中，所述第二牺牲层的材料包括氧化层。

在一可选实施例中，所述于所述半导体衬底上形成叠层结构的步骤包括：

于所述半导体衬底上形成下叠层结构，所述下叠层结构中形成有下沟道孔；

于形成有下沟道孔的所述下叠层结构上形成上叠层结构，所述上叠层结构中形成有上沟道孔，所述上沟道孔与所述下沟道孔贯通。