[发明专利]启用用于随机读取的高速命令地址接口

说明书

本发明名称为启用用于随机读取的高速命令地址接口。本发明公开了一种存储器设备，该存储器设备包括存储器控制器以经由I/O信号发送或接收输入/输出(“I/O”)数据，以及与发送或接收I/O数据并行地经由另一信号发送命令数据、地址数据或参数数据。存储器设备还包括可通信地耦接到存储器控制器的存储器模块。存储器模块从存储器控制器接收命令数据、地址数据或参数数据以执行操作。

背景技术

提供以下描述以帮助读者理解。所提供的信息或所引用的参考文献均不被承认是现有技术。

用于处理数据的计算技术通常要求在将可执行代码应用到数据之前将可执行代码和数据从非易失性存储器阵列复制到易失性存储器中。然后，将处理结果返回到非易失性存储器阵列。从非易失性存储器阵列读取信息(例如，数据和可执行代码)或将信息(例如，数据)写入非易失性存储器阵列通过非易失性存储器阵列的存储器控制器和存储器模块之间的通信来发生。然而，用于存储器控制器和存储器模块之间的通信的当前技术具有局限性。

发明内容

根据本公开的一些方面，公开了一种存储器设备。所述存储器设备包括存储器控制器，所述存储器控制器具有编程指令以经由I/O信号发送或接收输入/输出(“I/O”)数据，并且与发送或接收所述I/O数据并行地经由另一信号发送命令数据、地址数据或参数数据。存储器设备还包括可通信地耦接到存储器控制器的存储器模块。存储器模块从存储器控制器接收命令数据、地址数据或参数数据以执行操作。

根据本公开的一些其它方面，公开了一种在其上存储有计算机可读指令的非暂态计算机可读介质。所述指令在由存储器模块执行时致使所述存储器模块执行包括以下的过程：从存储器控制器接收第一读取命令；响应于所述第一读取命令将数据传输到所述存储器控制器；以及与将所述数据传输到所述存储器控制并行地从所述存储器控制器接收第二读取命令。

根据本公开的其它方面，公开了一种在其上存储有计算机可读指令的非暂态计算机可读介质。所述指令在由存储器控制器执行时致使所述存储器控制器执行包括以下的过程：将时钟信号发送到存储器模块；以及相对于所述时钟信号将命令数据、地址数据或参数数据发送到所述存储器模块。所述存储器控制器在所述时钟信号的每个脉冲期间发送所述命令数据、所述地址数据或所述参数数据的至少一位。所述过程还包括：发送指示所述命令数据、所述地址数据或所述参数数据正在被发送的命令锁存使能(“CLE”)信号和地址锁存使能(“ALE”)信号；以及与将所述命令数据、所述地址数据或所述参数数据发送到所述存储器模块并行地从所述存储器模块接收输入/输出(“I/O”)数据。

前述发明内容仅是例示性的，并不旨在以任何方式进行限制。除了上述例示性方面、实施方案和特征之外，通过参考以下附图和具体实施方式，另外的方面、实施方案和特征将变得显而易见。

附图说明

图1是根据本公开的一些实施方案的计算系统的示例性框图。

图2是更详细地示出根据本公开的一些实施方案的图1的计算系统的存储器控制器和存储器模块的示例性框图。

图3是示出根据本公开的一些实施方案的图2的存储器控制器和存储器模块之间的通信的第一实施方案的示例性框图。

图4是根据本公开的一些实施方案的与图3的存储器模块相关联的逻辑块的示例性逻辑框图。

图5A和图5B是示出根据本公开的一些实施方案的图2至图4的存储器控制器和存储器模块之间的通信的示例性时序图。

图6是示出根据本公开的一些实施方案的图2的存储器控制器和存储器模块之间的通信的第二实施方案的示例性框图。

图7是根据本公开的一些实施方案的与图6的存储器模块相关联的逻辑块的示例性逻辑框图。

图8是根据本公开的一些实施方案的在图7的逻辑框图中使用的解码器的示例性逻辑图。