[发明专利]垂直半导体器件

说明书

本公开提供了垂直半导体器件。一种垂直半导体器件包括：多个垂直存储单元，在第一基板的上表面上；粘合层，在第一基板的与第一基板的上表面相反的下表面上；第二基板，在其上具有第一外围电路；下绝缘夹层，在第二基板上；以及多个布线结构，电连接垂直存储单元和第一外围电路。粘合层的下表面和下绝缘夹层的上表面可以彼此接触。

技术领域

一些示例实施方式涉及垂直半导体器件和/或其制造方法。

背景技术

由于器件被高度集成，所以垂直NAND(VNAND)闪存器件可以具有外围上单元(COP)结构，在该结构中垂直存储单元形成在基板上的外围电路上。在这种情况下，在形成垂直存储单元期间外围电路可能劣化。因此，VNAND闪存器件可能经受操作故障或特性劣化。

发明内容

一些示例实施方式提供具有优良的电特性的垂直半导体器件。

一些示例实施方式提供制造具有改善的电特性的垂直半导体器件的方法。

根据一示例实施方式，一种垂直半导体器件可以包括：多个垂直存储单元，在第一基板的上表面上；粘合层，在第一基板的与第一基板的上表面相反的下表面上；第二基板，在其上具有第一外围电路；下绝缘夹层(lower insulating interlayer)，在第二基板上；以及多个布线结构，电连接垂直存储单元和第一外围电路。粘合层的下表面和下绝缘夹层的上表面可以彼此接触。

根据一示例实施方式，一种垂直半导体器件可以包括：多个垂直存储单元，在第一基板的上表面上；第一绝缘夹层，覆盖在第一基板上的垂直存储单元；粘合层，在第一基板的与第一基板的上表面相反的下表面上；第二基板，在其上具有外围电路；下绝缘夹层，覆盖在第二基板上的外围电路，下绝缘夹层的上表面与粘合层的下表面接触；以及多个贯穿通路接触(through via contact)，穿过至少第一绝缘夹层和粘合层，每个贯穿通路接触与外围电路中的对应一个的下布线接触。

根据一示例实施方式，一种垂直半导体器件可以包括：多个垂直存储单元，在第一基板的上表面上；粘合层，在第一基板的与第一基板的上表面相反的下表面上；在第二基板上的外围电路；以及下绝缘夹层，覆盖在第二基板上的外围电路，下绝缘夹层的上表面与粘合层的下表面接触。第一基板可以与第二基板的上表面重叠，并且粘合层和下绝缘夹层可以在第一基板和第二基板之间。

根据一示例实施方式，一种制造垂直半导体器件的方法可以包括：在第一基板的上表面上形成多个垂直存储单元；在第一基板的与第一基板的上表面相反的下表面上形成粘合层；在第二基板上形成外围电路；在第二基板上形成下绝缘夹层；将粘合层的下表面和下绝缘夹层的上表面彼此接合；以及形成电连接垂直存储单元和外围电路的多个布线结构。

在一示例实施方式中，垂直半导体器件可以包括在各自的基板上的垂直存储单元和外围电路，使得垂直存储单元和外围电路中的每个可以具有改善的电特性。因此，垂直半导体器件可以具有改善的电特性。

附图说明

从以下结合附图进行的详细描述，示例实施方式将被更清楚地理解。图1至图40描绘如这里所述的非限制性的示例实施方式。

图1是示出根据一示例实施方式的垂直半导体器件的剖视图；

图2是示出根据一示例实施方式的垂直半导体器件的剖视图；

图3至图14是示出根据一示例实施方式的制造垂直半导体器件的方法的多个阶段的剖视图；

图15是示出根据一示例实施方式的垂直半导体器件的剖视图；

图16是示出根据一示例实施方式的制造图15的包括下导电层的垂直半导体器件的方法的一阶段的剖视图；

图17是示出根据一示例实施方式的垂直半导体器件的剖视图；