[发明专利]一种提高PCIE控制DDR通信速率的装置及方法在审
| 申请号： | 202010196287.5 | 申请日： | 2020-03-19 |
| 公开（公告）号： | CN111427811A | 公开（公告）日： | 2020-07-17 |
| 发明（设计）人： | 程绪 | 申请（专利权）人： | 上海御渡半导体科技有限公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16;G06F13/40 |
| 代理公司： | 上海天辰知识产权代理事务所(特殊普通合伙) 31275 | 代理人： | 陶金龙;马盼 |
| 地址： | 201306 上海市浦东*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 一种 提高 pcie 控制 ddr 通信 速率 装置 方法 | ||
1.一种提高PCIE控制DDR通信速率的方法，其特征在于，包括如下步骤：
S01：中央处理器下发控制指令至FPGA；
S02：所述FPGA接收到控制指令之后，将待读出DDR数据缓存至所述FPGA中；
S03：中央处理器下发读取指令至FPGA；
S04：所述FPGA接收到读取指令之后，将缓存的DDR数据通过PCIE总线传输至中央处理器。
2.根据权利要求1所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述步骤S01中控制指令包括片选寄存器、长度寄存器、初始地址寄存器和开始信号寄存器。
3.根据权利要求2所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述FPGA包括PCIE单元和M个DDR单元，且每个DDR单元通过DDR总线连接一个DDR；M为大于0的整数；所述步骤S01具体包括：
S011：所述中央处理器下发片选寄存器至所述PCIE单元；
S012：所处中央处理器依次下发长度寄存器、初始地址寄存器和开始信号寄存器至对应的DDR单元。
4.根据权利要求3所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述步骤S02具体包括：
S021：所述DDR单元接收到开始信号寄存器之后，读取待读出DDR数据，并进行缓存；
S022：所述DDR单元缓存的待读出DDR数据通过互通接口传输至所述PCIE单元进行缓存。
5.根据权利要求4所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述步骤S03中所述中央处理器下发读取指令至所述PCIE单元。
6.根据权利要求5所述的一种提高PCIE控制DDR通信速率的方法，其特征在于，所述步骤S04中所述PCIE单元接收到读取指令之后，将缓存的待读出DDR数据通过PCIE总线传输至中央处理器。
7.一种提高PCIE控制DDR通信速率的装置，其特征在于，包括中央处理器、FPGA和M个DDR，其中，所述FPGA包括PCIE单元和M个DDR单元，且每个DDR单元通过DDR总线连接一个DDR；所述PCIE单元通过PCIE总线连接所述中央处理器，所述DDR单元通过DDR总线分别连接对应的DDR；M为大于0的整数；
所述中央处理器下发控制指令至所述FPGA，所述DDR单元根据所述下发指令将待读出DDR数据缓存至所述FPGA中；所述中央处理器下发读取指令，所述FPGA中缓存的DDR数据通过PCIE总线传输至中央处理器。
8.根据权利要求7所述的一种提高PCIE控制DDR通信速率的装置，其特征在于，所述控制指令包括片选寄存器、长度寄存器、初始地址寄存器和开始信号寄存器；所述中央处理器下发片选寄存器至所述PCIE单元，所述中央处理器依次下发长度寄存器、初始地址寄存器和开始信号寄存器至对应的DDR单元。
9.根据权利要求8所述的一种提高PCIE控制DDR通信速率的装置，其特征在于，所述DDR单元接收到所述开始信号寄存器之后读取待读出DDR数据，并进行缓存；所述DDR单元缓存的待读出DDR数据通过互通接口传输至所述PCIE单元进行缓存。
10.根据权利要求9所述的一种提高PCIE控制DDR通信速率的装置，其特征在于，所述中央处理单元下发读取指令之后，所述PCIE单元缓存的待读出DDR数据通过PCIE总线传输至所述中央处理器。
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