[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在衬底上形成叠层结构；形成贯穿叠层结构的沟道孔与伪沟道孔；分别在沟道孔与伪沟道孔的内表面形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层，衬底与半导体牺牲层至少被栅介质层、电荷存储层以及隧穿介质层分隔；在伪沟道孔上方形成阻挡层，阻挡层封闭伪沟道孔；形成贯穿半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层形成的通孔，通孔位于沟道孔底部；形成通孔后，删除阻挡层，其中，在形成通孔时，阻挡层至少保护位于伪沟道孔底部的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。

为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在3D存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储单元的互联，采用伪沟道柱提供机械支撑。

在现有技术中，沟道柱与伪沟道柱是采用相同工艺共同完成的，因此，伪沟道柱与沟道柱的结构相似，并与衬底形成电连接。然而伪沟道柱是用于提供机械支撑的，与衬底电连接后会形成无关的电路，增加器件功耗。此外，伪沟道柱在与衬底形成电连接的步骤中会用到刻蚀工艺，长时间的刻蚀会造成伪沟道孔侧壁损伤，使得栅极导体层穿过栅介质层与伪沟道柱中的其他结构接触，进一步影响器件的可靠性。

因此，希望进一步改进3D存储器件的制造工艺，从而提高3D存储器件的良率。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过在伪沟道孔上方形成封闭伪沟道孔的阻挡层，在形成通孔的步骤中，阻挡层至少保护位于伪沟道孔底部的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除，避免了在伪沟道孔中形成无关电路的问题。

根据本发明的一方面，提供了一种3D存储器件的制造方法，包括：在衬底上形成叠层结构，包括交替堆叠的多个层间牺牲层与层间绝缘层；形成贯穿所述叠层结构的沟道孔与伪沟道孔；分别在所述沟道孔与所述伪沟道孔的内表面形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层，所述衬底与所述半导体牺牲层至少被所述栅介质层、所述电荷存储层以及所述隧穿介质层分隔；在所述伪沟道孔上方形成阻挡层，所述阻挡层封闭所述伪沟道孔；形成贯穿所述半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层的通孔，所述通孔位于所述沟道孔的底部；形成所述通孔后，删除所述阻挡层。

优选地，在形成所述通孔之前，还包括在所述沟道孔侧壁形成保护层，其中，在形成所述通孔时，所述保护层至少保护位于所述沟道孔的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除。

优选地，所述阻挡层具有露出所述沟道孔的开口，所述开口为圆台状，在形成所述保护层时，至少部分所述保护层的材料经所述开口落入所述沟道孔中。

优选地，所述保护层的材料包括碳。

优选地，形成所述阻挡层的步骤包括：在所述沟道孔与所述伪沟道孔上方形成介电层，以封闭所述沟道孔与所述伪沟道孔；在所述介电层上形成掩模层，所述掩模层的位置与所述伪沟道孔对应；采用第一刻蚀工艺去除位于所述沟道孔上方的介电层，以重新暴露所述沟道孔；以及采用第二刻蚀去工艺刻蚀所述介电层形成所述斜面，其中，剩余所述介电层作为所述阻挡层。

优选地，形成所述介电层的方法包括化学气相沉积。

优选地，形成所述介电层的材料包括硅酸乙酯。