[发明专利]半导体集成电路

说明书

本发明提供一种在将HVJT的一部分用作电平变换元件的HVIC中能够在抑制芯片面积增大的同时提高ESD耐受量的半导体集成电路。一种半导体集成电路，是高电位侧电路区(101)、包围高电位侧电路区(101)的高耐压结终端构造(102)以及隔着高耐压结终端构造(102)包围高电位侧电路区(101)的低电位侧电路区(103)集成于同一半导体芯片的半导体集成电路，其中，形成第一接触区(11)的区域处的环状阱区(5)与埋入层(13)之间的第一距离(L11)比形成载体接收区(7a、7b)的区域处的环状阱区(5)与埋入层(6)之间的第二距离(L12)短，该载体接收区(7a、7b)是在低电位侧电路区(103)与高电位侧电路区(101)之间传递信号的电平移位电路中包括的电平变换元件(10a、10b)的载体接收区。

技术领域

本发明涉及一种半导体集成电路，特别涉及一种电力用的半导体集成电路。

背景技术

主要在低电容的逆变器中，利用高耐压集成电路(HVIC)来对构成电力变换用桥电路等的电力用开关元件进行驱动、控制。HVIC根据来自输入端子的输入信号来从输出端子输出用于接通和断开电力用开关元件的栅极来进行驱动的驱动信号。例如在电力变换用桥电路中，接受到来自HVIC的驱动信号的高电位侧的电力用开关元件和低电位侧的电力用开关元件分别进行动作，由此进行电力变换。

在HVIC中，通过高耐压结终端构造(HVJT)将高电位侧电路区(高边电路区)与低电位侧电路区(低边电路区)之间电分离。另外，设置有电平移位器，以进行高边电路区与低边电路区之间的信号传递。

关于HVJT和电平移位器的结构，已知一种将HVJT的一部分用作电平移位器的构造。该构造不需要横穿HVJT上的高电位布线，因此可靠性高。另外，与独立地形成HVJT和电平移位器的构造相比，能够将芯片尺寸缩小电平移位器的面积部分。为了实现该构造，需要将高边电路区的内部电路与电平移位器电分离。

在专利文献1的图4中记载有以下构造：利用p型的狭缝区将电平移位器与高边电路区分割开，由此将高边电路区的内部电路与电平移位器电分离。另外，在专利文献1的图2中记载有以下构造：利用p型的分离区将高边电路区的4边包围，由此将高边电路区的内部电路与电平移位器电分离。

在专利文献2的图3中记载有以下构造：利用p型的狭缝区将高边电路区的3边包围，由此将高边电路区的内部电路与电平移位器电分离。将高边电路区的不存在p型的狭缝区的1个边固定为高边电路区的最高电位，并将该最高电位与构成电平移位器的高耐压n型MOSFET的漏极之间的寄生电阻用作电平移位电阻。

在专利文献3的图4中记载有以下构造：利用沟槽将HVJT的一部分分割开，由此将高边电路区的内部电路与电平移位器电分离。

在专利文献1～3中，在HVJT与电平移位器中，使漂移区的长度(漂移长度)一致，断开耐压也相等。如果断开耐压相等，则在高电位侧的电源端子被输入了静电放电(ESD)浪涌等的情况下，HVJT和电平移位器同时陷入雪崩状态，因此在HVJT和电平移位器中大致均匀地流过雪崩电流。因此，不易引起局部的电流集中。但是，在高耐压n型MOSFET等电平移位器中，寄生npn双极晶体管由于雪崩电流而接通，从而引发寄生动作，因此与作为pn结二极管的HVJT相比容易损坏。此外，也存在通过调整电平移位电阻来限制流向电平移位器的雪崩电流、从而消除其破坏耐受量的不平衡的方法，但是在该情况下，需要使电平移位电阻大到所需以上，因此受到设计上的限制。

另外，在专利文献4的图6中记载有以下构造：使电平移位器的漂移长度比HVJT的漂移长度长，由此提高电平移位器中的ESD破坏耐受量。在该构造中，电平移位器的漂移区向高边电路区侧突出，因此高边电路的有效配置面积减少。与此相反，在如专利文献4的图7所示、设为使电平移位器的漂移区向作为接地(GND)区的外周侧突出的构造的情况下，芯片面积增大。

现有技术文献