[发明专利]一种应用于集成电路的时序控制电路及一种服务器板卡

说明书

本申请公开了一种应用于集成电路的时序控制电路，包括：N个VR，N‑1个PNP型三极管以及N‑2个或门，N≥3；其中，N个VR的Vin分别连接Vin电源，N个VR的Vout分别与目标集成电路的Pin相连，第i个VR的PG与第i+1个VR的EN相连，N‑1个PNP型三极管的集电极均接地，N‑2个或门的第一输入端均与Vin电源相连，第j个或门的第二输入端与第j+2个VR的PG相连，第j个或门的输出端与第j个PNP型三极管的基极相连，第j个PNP型三极管的发射极与第j+1个VR的Vout相连，第N‑1个PNP型三极管的基极与Vin电源相连，第N‑1个PNP型三极管的发射极与第N个VR的Vout相连；1≤i≤N‑1，1≤j≤N‑2。显然，通过此种设置方式就可以显著降低时序控制电路所占用的空间体积。

技术领域

本发明涉及服务器技术领域，特别涉及一种应用于集成电路的时序控制电路以及一种服务器板卡。

背景技术

现在人们通常需要利用DSP(Digital Signal Processing，数字信号处理芯片)、FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)等专门处理大数据的集成电路来对海量数据进行分析与处理。但是，在新一代的集成电路使用手册中对集成电路的上下电时序进行了规定。具体请参见图1，图1为集成电路的上下电时序要求示意图。

在现有技术中，为了使得集成电路能够正常进行工作，一般是使用CPLD(ComplexProgrammable Logic Device，复杂可编程逻辑器件)作为集成电路的时序控制电路，也即，利用CPLD来直接控制VR(Voltage Regulator，电压转换器)的EN来对集成电路的上下电时序进行控制，但是，由于CPLD的体积较为庞大，由此就导致集成电路的时序控制电路所占用的空间体积较大，进而使得集成电路就无法在体积较小的服务器板卡上进行集成与设计。目前，针对这一问题，还没有较为有效的解决办法。

由此可见，如何降低时序控制电路所占用的空间体积，以使得集成电路能够在体积较小的服务器板卡上进行集成与设计，是本领域技术人员亟待解决的技术问题。

发明内容

有鉴于此，本发明的目的在于提供一种应用于集成电路的时序控制电路以及一种服务器板卡，以降低时序控制电路所占用的空间体积，并使得集成电路能够在体积较小的服务器板卡上进行集成与设计。其具体方案如下：

一种应用于集成电路的时序控制电路，包括：N个VR，N-1个PNP型三极管以及N-2个或门，N≥3；

其中，N个VR的Vin分别连接Vin电源，N个VR的Vout分别与目标集成电路的Pin相连，第i个VR的PG与第i+1个VR的EN相连，N-1个PNP型三极管的集电极均接地，N-2个或门的第一输入端均与所述Vin电源相连，第j个或门的第二输入端与第j+2个VR的PG相连，所述第j个或门的输出端与第j个PNP型三极管的基极相连，所述第j个PNP型三极管的发射极与第j+1个VR的Vout相连，第N-1个PNP型三极管的基极与所述Vin电源相连，所述第N-1个PNP型三极管的发射极与第N个VR的Vout相连；1≤i≤N-1，1≤j≤N-2。

优选的，N具体为3。

优选的，还包括：分压电路；

其中，所述分压电路连接在所述Vin电源和所述第N-1个PNP型三极管的基极之间。

优选的，所述分压电路包括：第一电阻和第二电阻；

其中，所述第一电阻的第一端与所述Vin电源相连，所述第一电阻的第二端分别与所述第二电阻的第一端和所述第N-1个PNP型三极管的基极相连，所述第二电阻的第二端与所述第N-1个PNP型三极管的集电极相连。

优选的，所述或门包括第一二极管和第二二极管；

其中，所述第一二极管的负极与所述第二二极管的负极相连；