[发明专利]半导体器件的形成方法

说明书

一种半导体器件的形成方法，包括：提供待刻蚀层，待刻蚀层包括相邻的第一区和第二区，且第一区和第二区邻接；在待刻蚀层上依次形成第一掩膜层和图形化的核心层；在核心层顶部和侧壁表面、第一掩膜层表面形成侧墙材料层；在第二区的第一掩膜层表面的侧墙材料层上形成第一牺牲层；在侧墙材料层上形成第二牺牲层，第二牺牲层露出核心层顶部表面的侧墙材料层顶部、以及所述第一牺牲层顶部；去除第一牺牲层、第二区的第一掩膜层表面的侧墙材料层以及核心层顶部表面的侧墙材料层；去除核心层；刻蚀第一区的第一掩膜层，形成第一槽；刻蚀第二区的第一掩膜层，形成第二槽。本发明提供的形成方法，可以实现更小的HTH尺寸，且使得到的HTH尺寸与预期目标相符。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着电路集成度的提高和规模的增大，电路中的单元器件尺寸不断缩小，对集成电路制造工艺的要求不断提高，例如关键尺寸持续减小，芯片制造对光刻分辨率要求越来越高。而随着设计尺寸的不断缩小，设计图形的最小分辨率已超过现有的光学光刻平台的极限能力，业界采用了多种技术方案来解决该技术问题，而根据国际半导体技术蓝图所示，双重图形化技术(DPT)、极紫外线技术(EUV)、电子束直写(EBL)等技术方案都被业界寄予了厚望。

现有两次图形化工艺包括多种，其中采用LELE(Litho-Etch-Litho-Etch，光刻-刻蚀-光刻-刻蚀)工艺的两次图形化工艺方法是现有多种两次图形化工艺方法中比较常见的一种。LELE工艺方法需要将版图拆分为两部分，然后分别通过两个分离的光刻刻蚀步骤各产生其中的一部分图形。然而，光刻、刻蚀和沉积工艺都会产生EPE(Edge PlacementError，边缘放置误差)，从而导致层间的垂直对准偏差，EPE的出现最终会影响形成的半导体器件的性能。为了减小EPE，提出了基于侧墙工艺的图案化技术，例如基于侧墙工艺的自对准LELE技术。

目前采用基于侧墙的自对准LELE工艺形成金属线时，通常先形成第一槽，再在第一槽内壁形成侧墙，侧墙用于第二次光刻时的对准参照，从而实现第二次光刻刻蚀形成第二槽的自对准，减小EPE，然后再依靠第一槽和第一槽内壁的侧墙、以及第二槽对基底进行图形化。

然而，在第一槽内填充金属形成第一金属线时，第一槽内壁存在的侧墙会影响形成的相邻第一金属线末端之间的距离(Head to Head，HTH)，导致形成的相邻第一金属线之间的HTH尺寸较大，且形成的HTH尺寸与预期目标不相符。

发明内容

本发明解决的技术问题是提供一种半导体器件的形成方法，可以缩小器件尺寸，形成更小的HTH尺寸，且使HTH尺寸与预期目标相符。

为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供待刻蚀层，所述待刻蚀层包括相邻的第一区和第二区，且所述第一区和所述第二区邻接；在所述待刻蚀层上形成第一掩膜层；在所述第一区的所述第一掩膜层上形成图形化的核心层；在所述核心层顶部和侧壁表面、以及所述第一掩膜层表面形成侧墙材料层；在所述第二区的所述第一掩膜层表面的所述侧墙材料层上形成第一牺牲层；在所述侧墙材料层上形成第二牺牲层，所述第二牺牲层露出所述核心层顶部表面的所述侧墙材料层顶部、以及所述第一牺牲层顶部；去除所述第一牺牲层、所述第二区的所述第一掩膜层表面的所述侧墙材料层以及所述核心层顶部表面的所述侧墙材料层；去除所述核心层；刻蚀所述第一区的所述第一掩膜层，形成第一槽；刻蚀所述第二区的所述第一掩膜层，形成第二槽。

可选的，形成所述第一牺牲层的步骤包括：在所述侧墙材料层表面形成第一牺牲材料层；在所述第一牺牲材料层上形成图形化的光刻胶层，所述图形化的光刻胶层覆盖所述第二区的所述第一牺牲材料层；以所述图形化的光刻胶层为掩膜，刻蚀所述第一牺牲材料层，在所述第二区的所述第一掩膜层表面的所述侧墙材料层上形成第一牺牲层。