[发明专利]FinFET器件及其成型方法在审
申请号: | 202010130000.9 | 申请日: | 2020-02-28 |
公开(公告)号: | CN113327895A | 公开(公告)日: | 2021-08-31 |
发明(设计)人: | 林昱佑 | 申请(专利权)人: | 广东汉岂工业技术研发有限公司 |
主分类号: | H01L21/8238 | 分类号: | H01L21/8238;H01L27/092;H01L27/11 |
代理公司: | 深圳市顺天达专利商标代理有限公司 44217 | 代理人: | 郭伟刚 |
地址: | 528300 广东省佛山市顺德区大良街道办事处德和居*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | finfet 器件 及其 成型 方法 | ||
本发明提出了一种FinFET器件及其成型方法。FinFET器件的成型方法包括以下步骤:步骤S1、采用半导体材料形成衬底(100);步骤S2、通过蚀刻衬底(100),形成多个鳍片(200);其中,鳍片(200)具有多种形状;步骤S3、形成多个栅极结构(300),使得所述鳍片(200)与多个栅极结构(300)中的一个栅极结构(300)对应,所述鳍片(200)插设在对应的栅极结构(300)中;其中,鳍片(200)的与栅极结构(300)接触的表面构成鳍片通道;不同形状的鳍片(200)的鳍片通道具有不同的宽度。本发明的FinFET器件及其成型方法设计新颖,实用性强。
技术领域
本发明涉及半导体生产技术领域,尤其涉及一种FinFET器件及其成型方法。
背景技术
一个典型的SRAM单元通常包括六个MOS管,具体包括上拉晶体管(PU)、用于读写位线(Bit Line)的控制开关(PG)、下拉晶体管(PD);PU和PD构成CMOS反相器,如图1所示。SRAM单元的α(PU/PD)比值、β(PD/PG)比值和γ(PG/PU)比值的提高能够改善优化SRAM单元的读写性能。α(PU/PD)比值、β(PD/PG)比值和γ(PG/PU)比值和鳍片通道宽度有关,如图2-4所示。而在现有FinFET制程中,鳍片通道宽度是鳍片总数的倍数,这限制了FinFET的优化。因此,需要提出一种不受鳍片总数影响、用于调整鳍片通道宽度的技术。
发明内容
本发明针对以上技术问题,提供一种FinFET器件及其成型方法。
本发明所提出的技术方案如下:
本发明提出了一种FinFET器件的成型方法,包括以下步骤:
步骤S1、采用半导体材料形成衬底;
步骤S2、通过蚀刻衬底,形成多个鳍片;其中,鳍片具有多种形状;
步骤S3、形成多个栅极结构,使得所述鳍片与多个栅极结构中的一个栅极结构对应,所述鳍片插设在对应的栅极结构中;其中,鳍片的与栅极结构接触的表面构成鳍片通道;不同形状的鳍片的鳍片通道具有不同的宽度。
本发明上述的FinFET器件的成型方法中,在步骤S2中,利用硬掩模蚀刻衬底,并通过预先调整所选硬掩模上蚀刻图案的方式调整由蚀刻衬底所形成鳍片的形状,以使鳍片具有多种形状。
本发明上述的FinFET器件的成型方法中,在步骤S3中,形成多个栅极结构的步骤包括以下步骤:
在衬底上形成氧化物层,并使该氧化物层达到鳍片一定高度;然后在氧化物层上沉积形成栅极材料层,并使该栅极材料层覆盖鳍片;蚀刻栅极材料层,从而将栅极材料层分割为多个栅极结构。
本发明上述的FinFET器件的成型方法中,步骤S1还包括:在衬底上形成带有多个氮化硅层的硬掩模;
步骤S2包括:
通过蚀刻带有硬掩模的衬底,形成多个鳍片。
本发明上述的FinFET器件的成型方法中,氮化硅层包括芯棒以及包裹芯棒的包裹物;
在多个氮化硅层中,邻近两个氮化硅层之间的间距不完全一致。
本发明上述的FinFET器件的成型方法中,氮化硅层包括芯棒以及包裹芯棒的包裹物;
多个氮化硅层采用不完全一致的宽度。
本发明上述的FinFET器件的成型方法中,芯棒采用A-Si制成,包裹物采用SiN制成。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造