[发明专利]半导体封装

说明书

本发明实施例公开半导体封装及形成所述半导体封装的方法。所述半导体封装中的一者包括第一管芯、第二管芯、穿孔以及介电包封体。第二管芯结合到第一管芯。穿孔设置在第二管芯旁边且电连接到第一管芯。穿孔包括台阶形侧壁。介电包封体包封第二管芯及穿孔。

技术领域

本发明实施例涉及一种半导体封装。

背景技术

近年来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体行业已经历快速成长。在很大程度上来说，集成密度的这种提高归因于最小特征大小(minimum feature size)的连续减小，这使得能够在给定面积中集成有更多组件。

与先前的封装相比，这些较小的电子组件也需要占据较小面积的较小的封装。半导体的封装类型的实例包括四方扁平封装(quad flat pack，QFP)、引脚栅阵列(pin gridarray，PGA)、球栅阵列(ball grid array，BGA)、倒装芯片(flip chip，FC)、三维集成电路(three-dimensional integrated circuit，3DIC)、晶片级封装(wafer level package，WLP)以及叠层封装(package on package，PoP)装置。一些3DIC是通过将芯片放置在半导体晶片级上的芯片之上制备而成。3DIC提供提高的集成密度及其他优点，例如更快的速度及更高的带宽，这是因为堆叠的芯片之间的内连线的长度减小。然而，仍存在许多与3DIC相关的挑战。

发明内容

本发明实施例的一种半导体封装包括第一管芯、第二管芯、穿孔以及介电包封体。所述第二管芯结合到所述第一管芯。所述穿孔设置在所述第二管芯旁边且电连接到所述第一管芯。所述穿孔包括台阶形侧壁。所述介电包封体包封所述第二管芯及所述穿孔。

本发明实施例的一种半导体封装包括第一管芯、多个第二管芯、穿孔、第一介电层以及第二介电层。所述第二管芯结合到所述第一管芯。所述穿孔设置在所述第二管芯之间且电连接到所述第一管芯。所述穿孔包括第一部分及位于所述第一部分与所述第一管芯之间的第二部分。所述第一介电层包封所述第一部分。所述第二介电层不同于所述第一介电层，且包封所述第二管芯、所述穿孔的所述第二部分及所述第一介电层。

本发明实施例的一种形成半导体封装的方法包括以下步骤。提供第一管芯及结合到所述第一管芯的多个第二管芯。在所述第一管芯之上形成第一介电层，以覆盖所述多个第二管芯。在所述第二管芯之间在所述第一介电层中形成第一开口。形成穿孔。所述穿孔局部地设置于所述第一开口中且局部地从所述第一开口突出。从所述第一开口突出的所述穿孔的第一部分具有第一宽度，且位于所述第一开口中的所述穿孔的第二部分具有与所述第一宽度不同的第二宽度。在所述第二管芯的侧壁上在所述穿孔与所述第一介电层之间形成第二介电层。

附图说明

图1是根据一些实施例的半导体封装的剖视图。

图2是根据一些实施例的半导体封装的剖视图。

图3A是根据一些实施例的半导体封装的俯视图。

图3B是沿图3A的线I-I’的剖视图。

图4是根据一些实施例的半导体封装的剖视图。

图5是根据一些实施例的半导体封装的剖视图。

图6是根据一些实施例的半导体封装的剖视图。

图7是根据一些实施例的半导体封装的剖视图。

图8是根据一些实施例的半导体封装的剖视图。

图9是根据一些实施例的半导体封装的剖视图。

图10A是根据一些实施例的半导体封装的剖视图。