[发明专利]半导体存储装置

说明书

根据一实施方式，半导体存储装置具备：第1～第3存储器串，包含第1～第3存储器晶体管；第1～第3位线，连接于第1～第3存储器串；字线，连接于第1～第3存储器晶体管的栅极电极；以及控制电路，对第1～第3存储器晶体管进行编程动作。控制电路在编程动作的第1时点提高第1位线的电压，在比第1时点靠后的第2时点提高字线的电压，在比第1时点靠后的第3时点提高第2位线的电压，在比第2时点及第3时点靠后的第4时点提高第3位线的电压，在比第4时点靠后的第5时点降低字线的电压。

相关申请的引用

本申请以2019年9月3日申请的现有的日本专利申请第2019-160266号的优先权的利益为基础，且追求其利益，其内容整体通过引用包含在本文中。

技术领域

本实施方式涉及一种半导体存储装置。

背景技术

已知具备包含存储器晶体管的多个存储器串的半导体存储装置。

发明内容

本发明的实施方式提供一种能够适宜地控制的半导体存储装置。

一实施方式的半导体存储装置具备：第1存储器串，包含第1存储器晶体管；第2存储器串，包含第2存储器晶体管；第3存储器串，包含第3存储器晶体管；第1位线，连接于第1存储器串；第2位线，连接于第2存储器串；第3位线，连接于第3存储器串；字线，连接于第1存储器晶体管、第2存储器晶体管及第3存储器晶体管的栅极电极；以及控制电路，对第1存储器晶体管、第2存储器晶体管及第3存储器晶体管进行编程动作。控制电路在编程动作的第1时点提高第1位线的电压，在比第1时点靠后的第2时点提高字线的电压，在比第1时点靠后的第3时点提高第2位线的电压，在比第2时点及第3时点靠后的第4时点提高第3位线的电压，在比第4时点靠后的第5时点降低字线的电压。

一实施方式的半导体存储装置具备：存储器晶体管；字线，连接于存储器晶体管的栅极电极；周边电路，对存储器晶体管进行编程动作；以及电源电极，能够对周边电路供给电源电压。周边电路从编程动作的第1时点至第2时点，对字线供给编程电压。在第1时点与第2时点之间的第3时点，电源电极中流通的电流上升，在第3时点与第2时点之间的第4时点，电源电极中流通的电流下降。

一实施方式的半导体存储装置具备：多个存储器串，包含存储器晶体管；多条位线，连接于多个存储器串；字线，共通连接于多个存储器串中所包含的多个存储器晶体管的栅极电极；以及周边电路，连接于多条位线及字线。周边电路具备：多个第1晶体管，连接于多条位线；第1电压供给线，共通连接于多个第1晶体管；多个第2晶体管，连接于多条位线；第2电压供给线，共通连接于多个第2晶体管；多个锁存电路，连接于多个第1晶体管的栅极电极及多个第2晶体管的栅极电极；以及锁存电路控制线，共通连接于多个锁存电路。在对于存储器晶体管的编程动作的第1时点，将第1电压传输至第1电压供给线，将第2电压传输至第2电压供给线，在比第1时点靠后的第2时点，字线的电压上升，在比第1时点靠后的第3时点，进行锁存电路控制线的上升或下降，在比第2时点及第3时点靠后的第4时点，进行锁存电路控制线的上升或下降，在比第4时点靠后的第5时点，字线的电压下降。

附图说明

图1是表示存储器系统10的构成的示意性框图。

图2是表示存储器晶粒MD的构成的示意性框图。

图3是表示存储单元阵列MCA的构成的示意性电路图。

图4是表示感测放大器模块SAM的构成的示意性电路图。

图5是表示感测放大器SA的构成的示意性电路图。

图6是表示存储器晶粒MD的构成的示意性俯视图。

图7是表示存储单元阵列MCA的构成的示意性俯视图。

图8是表示存储单元阵列MCA的构成的示意性剖视图。