[发明专利]一种分离栅MOSFET的制作方法

说明书

本发明公开了一种分离栅MOSFET的制作方法，包括步骤：步骤一、选取表面形成有硅外延层的硅衬底，并依次淀积第一氧化层、氮化硅层、第二氧化层；步骤二、对硅外延层表面刻蚀形成沟槽；步骤三、去除第二氧化层；步骤四、形成分离栅氧化层；步骤五、在沟槽内形成分离栅多晶硅；步骤六、使分离栅多晶硅暴露于分离栅氧化层外；步骤七、去除分离栅多晶硅高出分离栅氧化层的部分；步骤八、去除氮化硅层和第一氧化层；步骤九、热氧化形成栅极氧化层，同时在分离栅多晶硅顶部形成多晶硅间隔离氧化层；步骤十、形成栅极多晶硅。本发明优化了多晶硅间隔离氧化层的形状，增加了其厚度，能够在栅极多晶硅和分离栅多晶硅之间形成良好的隔离，达到了降低漏电与降低寄生电容的效果。

技术领域

本发明涉及半导体技术领域，具体为一种分离栅MOSFET的制作方法。

背景技术

沟槽功率MOSFET是继平面VDMOS之后新发展起来的一种高效开关器件，由于其有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。高击穿电压，大电流，低导通电阻是功率MOSFET最为关键的指标，击穿电压和导通电阻值相关，在MOSFET设计过程中，不能同时获得高击穿电压和低导通电阻，需要在两者之间相互平衡。

为了尽可能的获得较高的击穿电压和较低的导通电阻，一种新型分离栅结构MOSFET器件应运而生，其相比普通沟槽MOSFET结构，主要特点是增加了一个与源极短接的深沟槽分离栅，然后利用分离栅之间的横向电场起到提高器件耐压的作用。

如图1所示，目前这种分离栅结构MOSFET器件有如下缺点：

1、源极与栅极之间的多晶硅间隔离氧化层(IPO，inter-poly oxide)绝缘不良，导致栅极源极漏电流Igss增加；

2、源极与栅极之间的重叠面积过大，以及多晶硅间隔离氧化层厚度不足，导致源极与栅极之间的电容Cgs大幅增加。

造成上述缺点的主要原因在于，在现有技术的生产工艺中，如图2A至图2D所示，在湿法腐蚀去除沟槽侧壁的分离栅氧化层后，分离栅多晶硅表面会高于分离栅氧化层，在分离栅多晶硅的两侧会形成凹陷结构，导致后续在形成栅氧化层和多晶硅间隔离氧化层时，由于形成的多晶硅间隔离氧化层的厚度很薄，从而会形成“ㄇ”型，使得源极和栅极之间的绝缘不良、重叠面积过大，从而造成上述缺点。

发明内容

本发明的目的在于提供一种分离栅MOSFET的制作方法，通过优化分离栅多晶硅与栅极多晶硅之间的多晶硅间隔离氧化层的形状，增加其厚度，以提升分离栅MOSFET的性能和可靠性。

为解决上述技术问题，本发明提供了一种分离栅MOSFET的制作方法，包括如下步骤：

步骤一、选取表面形成有硅外延层的硅衬底，在所述硅外延层上依次淀积第一氧化层、氮化硅层、第二氧化层；

步骤二、采用光刻工艺，对第二氧化层、氮化硅层、第一氧化层及硅外延层进行刻蚀，形成沟槽；

步骤三、去除第二氧化层；

步骤四、以热氧化方式在所述沟槽内生长氧化层，在所述沟槽底部和侧壁形成分离栅氧化层；热氧化过程会消耗掉沟槽侧壁的硅，使得沟槽的宽度增加。

步骤五、在所述分离栅氧化层形成的沟槽内沉积多晶硅，并对多晶硅进行回刻，在所述沟槽内形成分离栅多晶硅；

步骤六、以湿法腐蚀方式去除位于氮化硅层表面的分离栅氧化层以及位于分离栅多晶硅顶部的沟槽侧壁的分离栅氧化层，以使分离栅多晶硅暴露于分离栅氧化层外；

步骤七、以干法刻蚀方式去除分离栅多晶硅高出分离栅氧化层的部分；硅外延层表面因为有氮化硅层的保护，在做干法刻蚀时，不会影响硅外延层表面与沟槽侧壁的形状；

步骤八、去除氮化硅层和第一氧化层；