[发明专利]一种分离栅MOSFET的制作方法有效
| 申请号: | 202010100261.6 | 申请日: | 2020-02-18 |
| 公开(公告)号: | CN111276394B | 公开(公告)日: | 2022-09-23 |
| 发明(设计)人: | 顾昀浦;黄健;孙闫涛;宋跃桦;吴平丽;樊君;张丽娜 | 申请(专利权)人: | 捷捷微电(上海)科技有限公司 |
| 主分类号: | H01L21/28 | 分类号: | H01L21/28;H01L21/285;H01L29/423;H01L29/06;H01L21/02;H01L21/336 |
| 代理公司: | 广州京诺知识产权代理有限公司 44407 | 代理人: | 于睿虬 |
| 地址: | 200120 上海市浦东新区*** | 国省代码: | 上海;31 |
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| 摘要: | |||
| 搜索关键词: | 一种 分离 mosfet 制作方法 | ||
1.一种分离栅MOSFET的制作方法,其特征在于,包括如下步骤:
步骤一、选取表面形成有硅外延层的硅衬底,在所述硅外延层上依次淀积第一氧化层、氮化硅层、第二氧化层;
步骤二、采用光刻工艺,对第二氧化层、氮化硅层、第一氧化层及硅外延层进行刻蚀,形成沟槽;
步骤三、去除第二氧化层;
步骤四、以热氧化方式在所述沟槽内生长氧化层,在所述沟槽底部和侧壁形成分离栅氧化层;
步骤五、在所述分离栅氧化层形成的沟槽内沉积多晶硅,并对多晶硅进行回刻,在所述沟槽内形成分离栅多晶硅;
步骤六、以湿法腐蚀方式去除位于氮化硅层表面的分离栅氧化层以及位于分离栅多晶硅顶部的沟槽侧壁的分离栅氧化层,以使分离栅多晶硅暴露于分离栅氧化层外;
步骤七、以干法刻蚀方式去除分离栅多晶硅高出分离栅氧化层的部分;
步骤八、去除氮化硅层和第一氧化层;
步骤九、以低温湿法氧化方式在沟槽内生长氧化层,在沟槽侧壁形成栅极氧化层,同时在分离栅多晶硅顶部形成多晶硅间隔离氧化层;
步骤十、在栅极氧化层和多晶硅间隔离氧化层形成的沟槽内沉积多晶硅,并对多晶硅进行回刻,在所述沟槽内形成栅极多晶硅。
2.根据权利要求1所述的制作方法,其特征在于,步骤一中,所述硅衬底具有第一导电类型的重掺杂,所述硅衬底的背面用于形成漏极,所述硅外延层具有第一导电类型的轻掺杂,所述硅外延层用于形成分离栅MOSFET的漂移区。
3.根据权利要求2所述的制作方法,其特征在于,在所述硅外延层中形成有第二导电类型的阱区,所述栅极多晶硅穿过所述阱区,所述栅极多晶硅从侧面覆盖所述阱区并用于在所述阱区侧面形成沟道。
4.根据权利要求1所述的制作方法,其特征在于,步骤四中,所述分离栅氧化层延伸到所述沟槽外部的所述氮化硅层表面。
5.根据权利要求1所述的制作方法,其特征在于,步骤四还包括:通过化学气相沉积方式在所述分离栅氧化层上再沉积一层氧化层,以增加所述分离栅氧化层的厚度。
6.根据权利要求1所述的制作方法,其特征在于,在步骤五和/或步骤十中,以低压力化学气相沉积方式沉积多晶硅。
7.根据权利要求1所述的制作方法,其特征在于,步骤八中,以湿法腐蚀方式去除氮化硅层和第一氧化层。
8.根据权利要求1所述的制作方法,其特征在于,步骤九中,所述低温湿法氧化方式的温度低于850℃。
9.根据权利要求1所述的制作方法,其特征在于,所述第一氧化层的厚度为和/或所述氮化硅层的厚度为和/或所述第二氧化层的厚度为
10.根据权利要求1所述的制作方法,其特征在于,所述沟槽的深度为2-6μm。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造





