[发明专利]半导体器件及其制造方法

说明书

提供一种半导体器件及其制造方法。所述半导体器件包括：沟道图案，所述沟道图案包括堆叠在衬底上的第一半导体图案和第二半导体图案；栅电极，所述栅电极覆盖沟道图案的顶表面和侧表面并沿第一方向延伸，并且包括位于第一半导体图案与第二半导体图案之间的第一栅极段；栅极间隔物，所述栅极间隔物覆盖栅电极的侧表面，并且包括暴露沟道图案的开口；以及第一源极/漏极图案，所述第一源极/漏极图案位于栅极间隔物的侧部，并且通过开口与沟道图案接触，所述第一源极/漏极图案包括：在第一栅极段的高度处并且在开口的中心处的侧壁中心厚度；以及在第一栅极段的高度处并且在开口的边缘处的侧壁边缘厚度，侧壁边缘厚度为侧壁中心厚度的约0.7至1倍。

相关申请的交叉引用

通过引用的方式，将于2019年5月28日在韩国知识产权局提交的、标题为“Semiconductor Device and Method of Fabricating the Same”(半导体器件及其制造方法)的韩国专利申请No.10-2019-0062553的全部内容合并于此。

技术领域

实施例涉及半导体器件及其制造方法。

背景技术

半导体器件由于其尺寸小、多功能性和/或制造成本低而在电子工业中是有益的。半导体器件可以包括存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件以及具有存储元件和逻辑元件的混合半导体器件。期望半导体器件随着电子工业的先进发展而表现出高度集成。例如，越来越期望半导体器件表现出高可靠性、高速度和/或多功能性。为了满足要求的这些特性，半导体器件的复杂性和集成度已经变得更高。

发明内容

实施例涉及一种半导体器件，包括：沟道图案，所述沟道图案包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；栅电极，所述栅电极覆盖所述沟道图案的顶表面和侧表面并沿第一方向延伸，所述栅电极包括位于所述第一半导体图案与所述第二半导体图案之间的第一栅极段；栅极间隔物，所述栅极间隔物覆盖所述栅电极的侧表面，并且包括暴露所述沟道图案的开口；以及第一源极/漏极图案，所述第一源极/漏极图案位于所述栅极间隔物的侧部，并且通过所述开口与所述沟道图案接触，所述第一源极/漏极图案包括：在所述第一栅极段的高度处并且在所述开口的中心处的侧壁中心厚度；以及在所述第一栅极段的所述高度处并且在所述开口的边缘处的侧壁边缘厚度，其中，所述侧壁边缘厚度为所述侧壁中心厚度的约0.7至1倍。

实施例还涉及一种半导体器件，包括：有源图案，所述有源图案从衬底突出；沟道图案，所述沟道图案包括顺序地堆叠在所述有源图案上的第一半导体图案和第二半导体图案；栅电极，所述栅电极覆盖所述沟道图案的顶表面和侧表面并沿第一方向延伸，所述栅电极包括位于所述第一半导体图案与所述第二半导体图案之间的第一栅极段；栅极间隔物，所述栅极间隔物覆盖所述栅电极的侧表面，并且包括暴露所述沟道图案的开口；以及第一源极/漏极图案，所述第一源极/漏极图案位于所述栅极间隔物的侧部，所述第一源极/漏极图案通过所述开口与所述沟道图案接触，并且同时与所述有源图案接触，所述第一源极/漏极图案包括在所述沟道图案的侧表面处的第一厚度以及在所述有源图案的顶表面处的第二厚度，其中，所述第二厚度大于所述第二厚度。

实施例还涉及一种半导体器件，包括：沟道图案，所述沟道图案包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；栅电极，所述栅电极覆盖所述沟道图案的顶表面和侧表面并沿第一方向延伸，所述栅电极包括位于所述第一半导体图案与所述第二半导体图案之间的第一栅极段；栅极间隔物，所述栅极间隔物覆盖所述栅电极的侧表面，并且包括暴露所述沟道图案的开口；以及第一源极/漏极图案，所述第一源极/漏极图案与所述栅极间隔物的侧表面接触并与所述沟道图案间隔开，所述第一源极/漏极图案的一部分插入到所述开口中。